DE10021098C1 - Verfahren zum Herstellen einer Verdrahtungsebene auf einem Halbleiterchip mit einer Antifuse - Google Patents

Abstract

Gemäß der Erfindung ist bei der Herstellung einer Verdrahtungsebene auf einem Halbleiterchip mit Antifuses eine vergrabene Antireflexionsschicht in einer Dielektrikumsschicht vorgesehen, in der Kontaktlöcher ausgebildet werden, wodurch für die Photolithographie zur Ausbildung von Leitungsbahngräben über den Kontaktlöchern nur ein Ätzschritt ausgeführt werden muss.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Verdrahtungsebene von Schaltelementen auf einem Halbleiter­ chip mit einer Antifuse.

Antifuses werden als programmierbare Bauelemente in integ­ rierten Schaltungen eingesetzt, um dem Anwender die Möglich­ keit zu geben, Funktionen der Schaltung selbst zu programmie­ ren. Weiterhin dienen Antifuses in Halbleiterspeichern zur Schaltungsredundanz, d. h. um z. B. bei einer Datenspeicher­ zelle durch Aktivierung der Antifuse eine redundante Spei­ cherzelle zuzuschalten.

Antifuses bestehen dabei im allgemeinen aus zwei elektrisch leitenden Kontakten, zwischen denen eine isolierende Schicht eingebracht ist (z. B. US 5,763,898). Das Material der isolie­ renden Schicht wird dabei so gewählt, dass es durch Einwir­ kung von Energie, z. B. durch Einstrahlen eines Laserstrahls bzw. Anlegen einer hohen Spannung an den elektrisch leitenden Kontakten zerstört wird, wodurch eine leitende Verbindung durch die ursprünglich isolierende Schicht entsteht und so die beiden äußeren leitenden Kontakte kurz geschlossen wer­ den. Die Antifuse kann also durch Energieeinwirkung program­ miert aus dem Aus-Zustand in den Ein-Zustand geschaltet wer­ den.

Antifuses können dabei aus unterschiedlichsten elektrischen leitenden Materialien als Kontakte sowie aus unterschied­ lichsten zwischen diesen Kontakten angeordneten isolierenden Zwischenschichten hergestellt werden. Bevorzugt ist jedoch die Herstellung der Antifuses im Rahmen der Ausbildung der Metallebenen im Halbleiterchip zum Verdrahten der Schaltele­ mente der integrierten Schaltung bzw. zum Verbinden dieser Komponenten mit den äußeren Anschlüssen des Halbleiterchips. Herkömmlicherweise wird dabei folgender Prozessablauf zum Ausbilden von Antifuses im Rahmen einer Metallisierung des Halbleiterchips durchgeführt: Zur Herstellung der Verdrah­ tungsebene wird auf dem Halbleiterchip eine Oxidschicht auf­ getragen, auf der mittels Photolithographie Kontaktlöcher zu den Bauelementen im Halbleiterchip festgelegt werden. An die­ sen Kontaktstellen wird dann vorzugsweise durch chemisch- physikalisches Trockenätzen das Oxid abgetragen. Die freige­ legten Kontaktlöcher werden mit einem leitenden Material, z. B. Polysilicium oder einem Metall aufgefüllt. Das Füllmate­ rial wird anschließend durch Rückätzen außerhalb der Kontakt­ löcher wieder entfernt, wobei sich in den Kontaktlöchern Ver­ tiefungen bilden. Dann wird eine dielektrische Schicht, vor­ zugsweise Siliciumnitrid, Siliciumdioxid oder Siliciumoxy­ nitrid, abgeschieden, auf der in einem weiteren Lithographie­ prozess die Leiterbahnen definiert werden. Bei diesem Litho­ graphieprozess wird zuerst ein aus zwei Schichten bestehender Photolack auf die dielektrische Schicht aufgeschleudert. Die­ ser Zwei-Schichten-Photolack besteht aus einer unteren orga­ nischen Antireflexionsschicht, die ein Photoresist oder des­ sen Harz sein kann, der durch einen Absorberzusatz oder durch ein Ausheizen stark lichtabsorbierend gemacht ist. Auf diese organische Antireflexionsschicht ist dann die eigentlich pho­ tochemisch aktive Photolackschicht aufgebracht. Die untere organische Antireflexionsschicht dient dazu, dass praktisch kein Licht von der Halbleiteroberfläche in die obere licht­ empfindliche Photolackschicht zurückreflexiert wird, wodurch Interferenzeffekte, die ein profilgenaues Übertragen der Mas­ kenstruktur beim Belichten auf den Photolack verhindert, ver­ mieden werden.

Nach dem Belichten wird die obere Photolackschicht entwi­ ckelt, wobei die bestrahlten Bereiche des Photolacks entfernt werden. Die verbleibenden Photolackbereich dienen als Ätzmas­ ke zum anisotropen Ätzen der organischen Antireflexions­ schicht, um die in der oberen Photolackschicht erzeugte Struktur auf die unter der organischen Antireflexionsschicht liegende dielektrische Schicht zu übertragen. Anschließend wird dann in einem nächsten Ätzschritt, bei der die organi­ sche Antireflexionsschicht als Maske dient, die dielektrische Schicht und Teile des darunterliegenden Materials entfernt, so dass Leiterbahngräben entstehen. Dann wird der gesamte verbleibende Photolack entfernt und großflächig ein metalli­ scher Werkstoff, vor allem Wolfram, auf der Oberfläche abge­ schieden, wobei die als Leiterbahnen dienenden geätzten Grä­ ben und auch die mit einer dielektrischen Schicht bedeckten Vertiefungen in den übrigen Kontaktlöcher, in die keine Lei­ terbahn geätzt wurden, aufgefüllt werden. Anschließend wird dann das metallische Material außerhalb der Gräben und dieser Vertiefungen in den Kontaktlöcher wieder entfernt. Die mit dem leitenden Material aufgefüllten Gräben dienen als Leiter­ bahnen zum Verdrahten der Bauelemente des Halbleiterchips, während die aufgefüllten Kontaktlöcher mit der zwischen den leitenden Materialien liegenden dielektrischen Schicht als Antifuses verwendet werden.

Beim herkömmlichen Prozessablauf zur Herstellung von Antifu­ ses im Rahmen der Metallisierung müssen zur Ausbildung der Leiterbahnen, wie erläutert, zwei Ätzungen ausgeführt werden, wobei zuerst die organische Antireflexionsschicht und an­ schließend die darunterliegende dielektrische Schicht, die als Antifuse-Dielektrikum benötigt wird, entfernt wird. Bei der Ätzung der organischen Antireflexionsschicht muss dabei insbesondere auch das in den Kontaktlöchern auf der die­ lektrischen Schicht abgeschiedene Material zuverlässig ent­ fernt werden, was nur durch eine sehr präzise Prozessführung möglich ist. Bei den aufeinanderfolgenden Ätzungen der orga­ nischen Antireflexionsschicht und der dielektrischen Schicht muss darüber hinaus darauf geachtet werden, dass eine Ver­ träglichkeit zwischen den verschiedenen Ätzprozessen erreicht wird, andernfalls müssen die beiden Ätzvorgänge in zwei ver­ schiedenen Reaktionskammer ausgeführt werden, wodurch sich die Herstellungskosten wesentlich erhöhen.

Aus der US 5,633 189, der US 5,464 790, der US 5,308 795 und der US 5,602 053 sind weitere Verfahren zum Her­ stellen von Leiterbahnen auf einem Halbleiterchip mit einer Antifuse bekannt.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Herstellen von Leiterbahnen auf einem Halbleiterchip mit ei­ ner Antifuse bereitzustellen, das sich durch eine einfache Prozessführung und niedrige Herstellungskosten auszeichnet.

Die Aufgabe wird mit einem Verfahren nach Anspruch 1 gelöst. Bevorzugte Ausführungsformen sind in den abhängigen An­ sprüchen angegeben.

Beim erfindungsgemäßen Verfahren zum Herstellen von Leiter­ bahnen auf einem Halbleiterchip mit einer Antifuse werden folgende Verfahrensschritte ausgeführt:

• a) Aufbringen einer gestapelten Dielektrikumschicht, be­ stehend aus einer unteren und oberen Dielektrikumschicht mit einer dazwischenliegenden vergrabenen Antire­ flexionsschicht auf der Chipoberfläche;
• b) Photolithographie zum Definieren von Kontaktlöchern in der gestapelten Dielektrikumschicht;
• c) Ätzen der Kontaktlöcher in die gestapelte Dielektrikum­ schicht;
• d) großflächiges Aufbringen von leitendem Material und Be­ seitigen dieses Materials außerhalb der Kontaktlöcher, wobei Vertiefungen über den Kontaktlöchern entstehen;
• e) großflächiges Aufbringen einer isolierenden Schicht;
• f) Photolithographie zum Definieren von Leiterbahnen im Be­ reich einzelner Kontaktlöcher auf der isolierenden Schicht;
• g) Ätzen von Leiterbahngräben in die isolierende Schicht und die darunterliegende obere Dielektrikumschicht, wo­ bei die Antireflexionschicht als Ätzstop dient und;
• h) großflächiges Aufbringen von leitendem Material und Beseitigen dieses Materials außerhalb der Leiterbahn­ gräben und der Vertiefungen über den Kontaktlöchern.

Diese Prozessführung zum gleichzeitigen Ausbilden von Leiter­ bahnen und Antifuses, die beide im Bereich von Vertiefungen in den Kontaktlöcher ausgebildet werden, ermöglicht es, die Ätzung der Leiterbahnen in einem einzigen Ätzschritt, bei der die isolierende Schicht in den für die Leiterbahnen vorgese­ henen Bereich abgetragen wird, auszuführen, wodurch sich ein vereinfachter und kostengünstiger Prozessverlauf ergibt. Die in der Dielektriumsschicht vergrabene Antireflexionsschicht sorgt dabei zuverlässig dafür, dass bei der Photolithographie zum Definieren sowohl der Kontaktlöcher als auch der Leiter­ bahnen Interferenzeffekte beim Belichten vermieden werden.

Gemäß einer bevorzugten Ausführungsform besteht die vergrabe­ ne Antireflexionsschicht aus einem lichtabsorbierenden anor­ ganischen Material, vorzugsweise einem Oxynitrid. Dieser Werkstoff lässt sich besonders gut als Zwischenschicht in ein Dielektrikum, insbesondere ein Oxid, einbauen und zusammen mit diesem Dielektrikum ätzen.

Gemäß einer weiteren bevorzugten Ausführungsform wird als Ma­ terial zum Auffüllen der Kontaktlöcher Polysilicium, als iso­ lierende Schicht Siliciumnitrid und als leitendes Material in den Vertiefungen der Kontaktlöcher Wolfram eingesetzt. Mit dieser Schichtenfolge lässt sich mit Hilfe der bekannten Standardprozessführung im Rahmen der Metallisierung zuverläs­ sig eine Antifuse mit genau einstellbarer Durchbruchspannung erzielen.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 einen schematischen Querschnitt durch einen Halblei­ terchip mit einem herkömmlichen Photolackaufbau zum Strukturieren einer Leiterbahnebene auf dem Chip, wo­ bei gleichzeitig mit der Leiterbahnen Antifuses aus­ gebildet werden;

Fig. 2A bis D schematischen Querschnitte durch einen Halblei­ terchip zur Ausbildung von Leiterbahnen und Antifuses in verschiedenen Stadien des erfindungsgemäßen Pro­ zessverlaufes.

Beim herkömmlichen Prozessverlauf zur Ausbildung von Antifu­ ses im Rahmen der Herstellung der ersten Metallisierungsebe­ ne, wie er in Fig. 1 gezeigt ist, erfolgt die Photolithogra­ phie zum Definieren der verschiedenen Strukturen mit einer Photolackschichtenfolge aus einer unten liegenden organischen Antireflexionsschicht und einer darüber aufgebrachten photo­ chemisch aktiven Lackschicht. Die organische Antireflexions­ schicht kann dabei ein Photoresist oder dessen Harz sein, das durch einen Absorberzusatz oder Aufheizen stark lichtabsor­ bierend gemacht ist und so dafür sorgt, dass praktisch kein Licht von der Halbleiteroberfläche in die obere photochemisch aktive Lackschicht zurück reflexiert wird, wodurch zuverläs­ sig Interferenzeffekte bei der Lackbelichtung vermieden wer­ den.

Es ergibt sich dabei folgender Schichtenaufbau bei der Lei­ terbahnätzung nach dem herkömmlichen Prozessvorlauf: Auf den Halbleiterchip 1 ist eine dicke Siliciumdioxidschicht 2 auf­ getragen, in der in einem vorhergehenden Lithographieschritt Kontaktlöcher 3 strukturiert sind, die mit dotierten Polysi­ licium als leitendem Material aufgefüllt sind. Diese Kontakt­ löcher 3 mit dem Polysilicium weisen Vertiefungen 4 gegenüber der Oxidoberfläche auf, die durch Rückätzen des Polysiliciums entstehen. Über dem Siliciumdioxid 2 und dem Polysilicium der Kontaktlöcher 3 ist eine dünne Siliciumnitridschicht 5 als zusätzliche dielektrische Schicht aufgetragen.

Zur Photolithographie der Leiterbahnen wird dann der Halblei­ terchip belackt, wobei ein Lackaufbau mit der unten liegenden organischen Antireflexionsschicht 6 und der oben liegenden photochemisch aktiven Lackschicht 7 ausgebildet ist. Zum De­ finieren der Leiterbahnen wird das Photolacksystem in den da­ für vorgesehenen Bereichen belichtet und entwickelt, wobei sich die obere photochemisch aktive Schicht 7 in den Leiter­ bahnenbereichen ablöst. Die zum Ausbilden der Antifuses vor­ gesehenen Kontaktlöcher bleiben dagegen weiter mit dem kom­ pletten Photolacksystem maskiert. Um nun die Leiterbahnen auf dem Halbleiterchip zu strukturieren, wird durch eine ani­ sotrope Ätzung, die herkömmlicherweise mit Hilfe des reakti­ ven Ionenätzverfahren durchgeführt wird, in einem ersten Ätz­ schritt die organische Antireflexionsschicht 6 abgeätzt, um die Leiterbahnstruktur auf die darunterliegende Silicium­ nitridschicht 5 zu übertragen.

In einem zweiten Ätzschritt wird dann die Nitridschicht 5 und ein Teil der darunterliegenden Oxidschicht bzw. der Polysili­ ciumschicht in den Kontaktlöchern anisotrop weggeätzt, um Gräben 8 für die Leiterbahnen (gestrichelt) auszubilden. Für die beiden Ätzschritte, d. h. das Wegätzen der organischen Antireflexionsschicht und die anschließende Nitridätzung bzw. Oxid- und Polysiliciumätzung zur Grabenbildung müssen unter­ schiedliche Ätzgaszusammensetzungen verwendet werden. Weiter­ hin stellt sich insbesondere eine genaue Prozessführung zum Wegätzen des gesamten Materials der organischen Antireflexi­ onsschicht über die Nitridschicht in den Vertiefungen 4 der Kontaktlöcher 3 als schwierig dar. Mit der herkömmlichen Pro­ zessführung ist es deshalb aufwendig und damit teuer, die Leiterbahngräben herzustellen.

Um die kritische Leiterbahngrabenätzung mit zwei aufeinander­ folgenden Ätzschritten zu vermeiden, wird gemäß der Erfindung ein Prozessablauf zur kombinierten Herstellung einer ersten Verdrahtungsebene und von Antifuses auf dem Halbleiterchip mit einer veränderten Lackschichtenzusammensetzung eingesetzt. Fig. 2A-D zeigt einzelne Prozessschritte im erfin­ dungsgemäßen Herstellungsverfahren. Die erfindungsgemäße Pro­ zessfolge beginnt mit der Abscheidung einer Planarisierungs­ schicht 21 auf der Scheibenoberfläche 10. Mit dieser Planari­ sierungsschicht 21 sollen Kanten und Stufen auf der Scheiben­ oberfläche, die insbesondere durch Polysilicium-Gates der be­ reits strukturierten Bauelemente entstehen, vor dem Aufbrin­ gen der Metallisierung beseitigt werden. Zur Planarisierung werden vorzugsweise in Reflow-Technik aufgebrachte dotierte Gläser eingesetzt, wobei vor allem eine Phosphor (PSG) oder eine Bor-Phosphor (BPSG) Dotierung gewählt wird. Nach dem Ab­ scheiden dieser Gläser erfolgt ein Hochtemperaturschritt, wo­ durch steile Kanten auf der Scheibenoberfläche 1 infolge der Oberflächenspannung des aufgeschmolzenen Glases abgeflacht und eine sanft geschwungene Oberfläche entsteht. Alternativ zu den genannten dotieren Gläsern besteht auch die Möglich­ keit, insbesondere dann, wenn die Prozesstemperatur für das Aufschmelzen der Gläser zu einer Beschädigung der darunter­ liegenden Halbleiterbauteile führen würde, andere Planarisie­ rungsschichten, z. B. Spin-On-Gläser, einzusetzen.

Auf die dotierte Glasschicht 21 wird eine dünne anorganische Antireflexionsschicht 60 aufgetragen, die vorzugsweise aus Oxynitrid besteht und eine Dicke von 15 bis 60 µm besitzt. Diese anorganische Antireflexionsschicht 60 ist so ausgelegt, dass das zur Photolithographie eingesetzte, vorzugsweise in Ultraviolett liegende Licht in dieser Schicht nahezu voll­ ständig absorbiert wird. Auf die anorganische Antireflexions­ schicht 60 wird dann eine dielektrische Schicht 22, vorzugs­ weise Siliciumdioxid z. B. nach dem TEOS-Verfahren abgeschie­ den. Alternativ besteht jedoch auch die Möglichkeit, die an­ organische Antireflexionsschicht als Zwischenschicht in die dielektrische Schicht einzubauen.

Die Siliciumdioxidschicht 22 wird anschließend mit einem strahlungsempfindlichen Photolack 70 beschichtet. Gebräuchli­ che Photolacke sind dabei Positivresiste, die im wesentlichen aus drei Bestandteilen bestehen, nämlich einer Harzverbin­ dung, die für die Schichtenbildung verantwortlich ist, einer photoaktiven Verbindung sowie einem Lösungsmittel. Nachdem Aufschleudern des Photolacks wird das Lösungsmittel aus dem Lack durch Vorbacken ausgetrieben. Anschließend wird der Lack 70 dann über eine Maske, die das Muster der gewünschten Kon­ taktlöcher zu den Bauelementen auf dem Halbleiterchip vor­ zugsweise als Chromschicht auf einem transparenten Träger enthält, belichtet. Bei diesem Belichtungsvorgang sorgt die anorganische Antireflexionsschicht 60, die als Zwischen­ schicht unter der Siliciumdioxidschicht 22 vorgesehen ist, dafür, dass praktisch kein Licht von der Chipoberfläche in den Photolack 70 zurückreflexiert wird und so zuverlässig be­ lichtungsstörende Interferenzeffekte vermieden werden.

Nach dem Belichten wird der Photolack 70 dann entwickelt, wo­ bei bei dem herkömmlicherweise eingesetzten Positivlacken mit Laugen die bestrahlten Bereiche abgetragen werden. Anschlie­ ßend wird dann, um für den nachfolgenden Ätzprozess die not­ wendige Resistenz des Lackes zu erzielen, der Lack durch Nachbacken gehärtet. Fig. 2A zeigt den Schichtenaufbau nach diesen Prozessschritt.

Zum Öffnen der Kontaktlöcher 30 wird eine anisotrope Ätzung der Schichtenfolge aus dotierter Glasschicht 21, anorgani­ scher Antireflexionsschicht 60 und Siliciumdioxidschicht 22 durchgeführt, so dass die im Photolack 70 erzeugte Struktur auf die unter der dotierten Glasschicht liegende Oberfläche 10 des Halbleiterchips übertragen wird. Die Ätzung erfolgt dabei vorzugsweise mit Hilfe chemisch-physikalischem Trocken­ ätzens, insbesondere nach dem reaktiven Ionenätz-Verfahren, mit dem sich eine hohe Selektivität und ein guter Anisotro­ piefaktor erreichen lassen. Bei diesem Ätzvorgang dient die verbleibende Photolackschicht als Ätzmaske.

Die Photolackschicht wird dann nach Abschluss des Ätzvorgangs komplett abgelöst. Anschließend werden die Kontaktlöcher 30 mit einem leitenden Material aufgefüllt. Als leitendes Mate­ rial wird hierbei vorzugsweise dotiertes Polysilicium einge­ setzt, das sich insbesondere zur Herstellung von überlappen­ den (borderless) Kontakten zwischen verschiedenen Bauteilen auf dem Halbleiterchip eignet. Es besteht jedoch auch die Möglichkeit, statt Polysilicium Metalle wie z. B. Wolfram oder Kupfer einzusetzen. Nach dem Auffüllen der Kontaktlöcher 30 wird die Polysiliciumschicht außerhalb der Kontaktlöcher durch Rückätzen entfernt, wobei die Planarisierung so durch­ geführt wird, dass Vertiefungen 40 im Bereich der Kontaktlö­ cher 30 gegenüber der umliegenden Siliciumdioxidschicht 22 entstehen. Fig. 2B zeigt den Herstellungsprozess nach Ab­ schluss dieses Prozessschrittes.

Nach dieser Planarisierung des Polysiliciums in den Kontakt­ löchern 30 wird großflächig eine Siliciumnitridschicht 50 auf der Oberfläche abgeschieden. Diese Siliciumnitridschicht ist elektrisch isolierend und wird als Mittelschicht im Antifu­ seaufbau eingesetzt. Statt Siliciumnitrid kann jedoch auch ein anderes elektrisch isolierendes Material verwendet wer­ den. Durch die Dicke dieser Isolationsschicht bzw. das einge­ setzte Material kann dabei die Durchbruchsspannung zum Schal­ ten der Antifuse aus dem Aus-Zustand in den Ein-Zustand fest­ gelegt werden.

Nach dem Aufbringen der Siliciumnitridschicht 50 wird dann ein weiterer Lithographieprozess zum Definieren der Leiter­ bahnen durchgeführt. Hierzu wird auf die Siliciumnitrid­ schicht 50 wiederum eine lichtempfindliche Photolackschicht 70 aufgeschleudert, die dann mit einer Maske, die die Struk­ tur der Leiterbahnen enthält, belichtet wird. Anschließend wird die Photolackschicht 70 entwickelt, wodurch der Photo­ lack an den belichteten Stellen abgetragen wird. Fig. 2C zeigt den Schichtenaufbau nach dem auf das Entwickeln folgen­ de Härten der stehengebliebenen Photolackbereich. Wie in Fig. 2C dargestellt ist, ist der Photolack dabei über Kontaktlö­ chern, die über die Leiterbahnen verbunden werden sollen, geöffnet. Die Kontaktlöcher dagegen, in denen die Antifuses ausgebildet werden sollen, sind weiterhin durch den Photolack maskiert.

Zum Ausbilden der Leiterbahngräben 80 erfolgt dann wiederum, vorzugsweise in chemisch-physikalischer Trockenätz-Technik, ein Ätzprozess, bei dem die Photolackschicht 70 als Ätzmaske dient. Hierbei wird anisotrop zuerst die Siliciumnitrid­ schicht 50 und anschließend die darunterliegende Siliciumdio­ xidschicht 23 weggeätzt, wobei die anorganische Antireflexi­ onsschicht 60 als Ätzstop dient. Bei diesen Vorgang wird im Bereich der Kontaktlöcher 30 auch teilweise das eingefüllte Polysilicium entfernt. Dieser Ätzvorgang stellt einen bekann­ ten Standardprozess dar, der vorzugsweise mit Hilfe des reak­ tiven Ionenätzens ausgeführt wird.

Nach Abschluss des Ätzvorgangs wird dann die Photolackschicht 70 komplett beseitigt und eine dünne Haftvermittler-Zwischen­ schicht und eine Metallschicht großflächig auf der freigeleg­ ten Oberfläche aufgetragen, wobei sich die durch die Ätzung entstandenen Leiterbahngräben 80 sowie die über den Kontakt­ löchern 30 auf der Siliciumnitridschicht vorhandenen Vertie­ fungen 40 füllen. Als Haftvermittler wird dabei vorzugsweise Titan und als Metall Wolfram eingesetzt. Vorzugsweise durch chemisch-mechanisches Polieren wird die Haftvermittlerschicht und die Metallschicht außerhalb der Gräben 80 und Vertiefun­ gen 40 wieder entfernt, so dass eine plane Oberfläche ent­ steht. Der Schichtenaufbau nach diesem Prozessschritt ist in Fig. 2D gezeigt.

Im Halbleiterchip sind dann sowohl Leiterbahnen, die über Kontaktlöcher mit den Bauelementen auf dem Halbleiterchip verbunden sind, sowie Antifuses entstanden. Diese Antifuses werden durch die Kontaktlöcher gebildet, bei denen zwischen der dotieren Polysiliciumschicht und der darüberliegenden Me­ tallschicht weiterhin die isolierende Siliciumnitridschicht 50 vorhanden ist.

Mit dem erfindungsgemäßen Prozessablauf können also im Rahmen der Ausbildung einer Verdrahtungsebene gleichzeitig Antifuses ausgebildet werden, die als programmierbare Bauelemente dem Anwender die Möglichkeit geben, Funktionen auf dem Halblei­ terchip durch Aktivieren der Antifuses, d. h. Anlegen einer Durchbruchspannung, eigenhändig anzuschalten. Die dargestell­ te Prozessfolge kann dabei auch wiederholt angewendet werden, so dass eine Mehrlagenverdrahtung mit Antifuses in den ver­ schiedenen Ebenen ausgeführt werden kann.

Bezugszeichenliste

1

Halbleiterchipoberfläche

2

Dielektrikum

3

Kontaktlöcher

4

Vertiefungen

5

isolierende Schicht

6

organische Antireflexionsschicht

7

Photolackschicht

8

Leiterbahngräben

10

Halbleiterchipoberfläche

21

dotierte Glasschicht

22

Siliciumdioxidschicht

30

Kontaktlöcher

40

Vertiefungen

50

isolierende Schicht

60

anorganische Antireflektionsschicht

70

Photolackschicht

80

Leiterbahngräben

Claims (5)

1. Verfahren zum Herstellen von Leiterbahnen auf einem in­ tegrierten Halbleiterchip mit einer dielektrischen Anti­ fuse mit folgenden Verfahrensschritten:

• a) Aufbringen einer gestapelten Dielektrikumschicht, be­ stehend aus einer unteren (21) und oberen (22) Dielek­ trikumschicht mit einer dazwischenliegenden vergrabenen Antireflexionschicht (60) auf der Chipoberfläche (10);
• b) Photolithographie zum Definieren von Kontaktlöchern (30) in der gestapelten Dielektrikumschicht;
• c) Ätzen der Kontaktlöcher (30) in die gestapelte Dielek­ trikumschicht;
• d) großflächiges Aufbringen von leitendem Material und Beseitigen dieses Materials außerhalb der Kontaktlöcher (30), wobei Vertiefungen (40) über den Kontaktlöchern (30) entstehen;
• e) großflächiges Aufbringen einer isolierenden Schicht (50);
• f) Photolithographie zum Definieren von Leiterbahnen im Be­ reich einzelner Kontaktlöcher auf der isolierenden Schicht (50);
• g) Ätzen von Leiterbahngräben (80) in die isolierende Schicht und die darunterliegende obere Dielektrikum­ schicht (22), wobei die Antireflexionschicht (60) als Ätzstop dient; und
• h) großflächiges Aufbringen von leitendem Material und Beseitigen dieses Materials außerhalb der Leiterbahn­ gräben (80) und der Vertiefungen (40) über den Kontakt­ löchern (30).

2. Verfahren gemäß Anspruch 1, wobei als vergrabene Anti­ reflexionschicht (60) vorzugsweise ein lichtabsor­ bierendes, anorganisches Material, insbesondere Silicium-Oxynitrid, eingesetzt wird.

3. Verfahren nach Anspruch 1 oder 2, wobei die Dicke der Antireflexionschicht (60) vorzugsweise 15 bis 60 µm be­ trägt.

4. Verfahren nach einem der Ansprüche 1 bis 3, wobei für die isolierende Schicht (50) Siliciumnitrid eingesetzt wird.

5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei als Auffüllmaterial für die Kontaktlöcher (30) dotiertes Polysilicium und als Material zum Auffüllen der Leiter­ bahngräben (80) und der Vertiefungen (40) über den Kon­ taktlöchern (30) Wolfram eingesetzt wird.