DE10018871B4

DE10018871B4 - Halbleitervorrichtung mit Entscheidungsrückkopplungsentzerrer

Info

Publication number: DE10018871B4
Application number: DE10018871A
Authority: DE
Inventors: Yoshitaka Kasugai Nakata; Masaru Kasugai Sawada; Tsunehiko Kasugai Moriuchi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1999-08-06
Filing date: 2000-04-14
Publication date: 2004-11-11
Anticipated expiration: 2020-04-15
Also published as: KR100626182B1; KR20010020729A; DE10018871A1; US6798832B1; TW466474B

Abstract

Eine Halbleiterschaltung enthält einen Entscheidungsrückkopplungsentzerrer (DFE) zum Wellenform-entzerren eines Eingangssignals und Erzeugen eines wellenform-entzerrten Eingangssignals. Der DFE vergleicht das wellenform-entzerrte Signal mit einer vorbestimmten Referenzspannung, um ein Entscheidungssignal mit ersten und zweiten Entscheidungswerten und ein Fehlersignal zu erzeugen, das zwischen dem wellenform-entzerrten Signal und dem Entscheidungssignal liegt. Ein Dispersionswert-Rechner ist mit dem DFE verbunden, berechnet erste und zweite Dispersionswerte der ersten und zweiten Entscheidungswerte des Entscheidungssignals unter Verwendung des Fehlersignals und erzeugt unter Verwendung der ersten und zweiten Dispersionswerte ein Kompensationssignal. Ein Asymmetrie-Kompensator ist mit dem DFE und dem Dispersionswert-Rechner verbunden. Der Asymmetrie-Kompensator empfängt das Eingangssignal und korrigiert eine Asymmetrie in dem Eingangssignal gemäß dem Kompensationssignal und liefert das korrigierte Eingangssignal an den DFE. Die Halbleiterschaltung kann in einer Festplattensteuerschaltung verwendet werden.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, und insbesondere auf eine Halbleitervorrichtung (Lesekanal-LSI) in einer digitalen Magnetspeichervorrichtung, die ein Lesesignal von einem Lesekopf unter Verwendung eines Fehlerkorrektur- oder Entscheidungsrückkopplungsentzerrers (decision feedback equalizer) demoduliert und decodiert, oder eine Halbleitervorrichtung in einer Basisbandübertragungsvorrichtung, die ein empfangenes Signal demoduliert und decodiert.

Ein Festplattenlaufwerk weist eine Lesekanal-IC auf, die einen A/D-(Analog-Digital)-Wandler enthält, der ein durch einen Lesekopf von einer Festplatte gelesenes analoges Signal in ein digitales Signal umwandelt, und einen Entzerrer, der das digitale Signal in ein decodiertes digitales Signal decodiert.

Da die Aufzeichnungsdichte von Daten und die Lesegeschwindigkeit zunehmen, besteht mehr Interesse an einem Entscheidungsrückkopplungsentzerrer (DFE) als einem Wellenformentzerrer vom PRML- (Partial-Response-und-Maximum-Likelihood-Detektions)-Typ. Der Wellenformentzerrer vom PRML-Typ benötigt ein Hochpräzisions-Digitalfilter und ein Entzerrerfilter, die ein Erhöhen der Verarbeitungsgeschwindigkeit und eine Schaltungsminiaturisierung verhindern. Andererseits hat der DFE einen relativ einfachen Schaltungsaufbau und liefert somit einen vorzuziehenden Weg, um die Lesegeschwindigkeit und Miniaturisierung zu verbessern.

Wie in 1 gezeigt ist, liefert der Lesekopf eine reproduzierte Wellenform, die eine einer Änderung in einem Magnetfeld auf dem Aufzeichnungsmedium entsprechende Spannung hat. Wenn der Vorspannungspunkt der reproduzierten Wellenform infolge eines irgendeines Störungsfaktors verschoben ist, wird eine reproduzierte Wellenform mit einer vertikalen Asymmetrie, die durch die gestrichelte Linie in 3 dargestellt ist, gebildet. Wenn die reproduzierte Wellenform eine Asymmetrie aufweist, wird ihre elektromagnetische Umwandlungscharakteristik durch eine Approximationskurve wie in 2 gezeigt repräsentiert. In 2 gibt die gerade Linie die Eingangs/Ausgangs-Wellenformcharakteristik einer idealen reproduzierten Wellenform an.

Die Asymmetrie der reproduzierten Wellenform von dem Kopf und die unzureichende Charakteristik-Einstelleistung des Entzerrers erzeugen eine Verformung in der durch den DFE erzeugten entzerrten Wellenform. Diese Verformung wird als die Differenz zwischen einer entzerrten Ziel-Wellenform und der tatsächlichen entzerrten Wellenform detektiert.

Die Asymmetrie der reproduzierten Wellenform führt auch zu einem Fehler in einer Entscheidung, die durch den Entzerrer getroffen wird, wodurch die Bitfehlerrate decodierter Signale zunimmt. Um mit diesem Nachteil fertig zu werden, korrigiert eine herkömmliche Lesekanal-LSI die Asymmetrie der reproduzierten Wellenform unter Verwendung der folgenden Schemata.

Schema 1: Ein digitales Signal, das von dem A/D-Wandler abgegeben wird, wird in zwei Komponenten bezüglich einer Basislinie eines vorbestimmten Pegels (z.B. des Nullpegels) geteilt, und Korrekturwerte werden zu den beiden geteilten digitalen Signalen addiert.

Schema 2: Die Eingangsamplitude wird in eine vorbestimmte Zahl von Teilamplituden geteilt, und für die jeweiligen Teilamplituden eingestellte Korrekturwerte werden zu dem digitalen Signal addiert, während die Eingangs/Ausgangs-Charakteristikkurve in jeder Teilamplitude unter Verwendung von Polygonlinien approximiert wird.

Diese Schemata werden ausgeführt, indem die Bitfehlerrate eines Ausgangssignals (Plattenlesedaten) bezüglich eines Eingangssignals (Plattenschreibdaten) gemessen und die Charakteristik des Entzerrers auf der Basis des Meßergebnisses eingestellt wird. Da es notwendig ist, die Bitfehlerrate wiederholt zu messen und die Charakteristik des Entzerrers einzustellen, nimmt das Einstellen einen beträchtlichen Zeitumfang in Anspruch.

Schema 1 korrigiert nur den Spitzenwert einer reproduzierten Wellenform, so daß dessen korrigierender Effekt klein ist. Da Korrekturwerte in dem Schema 2 voreingestellt sind, kann dieses Schema nicht mit einer Änderung im Eingangssignal umgehen.

Die ungeprüfte japanische Patentanmeldung (KOKAI) Nr. Hei 10-83626 offenbart einen DFE, der einen Vorwärtsentzerrer (Vorwärtsfilter), einen Addierer, einen Codedetektor (Entscheidungseinheit) und einen Rückentzerrer (Rückkopplungsfilter) aufweist. Sowohl der Vorwärtsentzerrer als auch der Rückentzerrer enthalten ein FIR-(Finite-Impulsantwort)-Filter, und die Charakteristiken beider Entzerrer oder Koeffizienten werden auf der Basis des Detektionsergebnisses (Reproduktionszustand) vom Codedetektor automatisch eingestellt. Dieser Aufbau reduziert Reproduktionsfehler, die durch Rauschen von einer Kopfeinheit (MR-Kopf) mit einem Fertigungsfehler oder eine asymmetrische Charakteristik hervorgerufen werden. Das heißt, dieser Aufbau unterdrückt Reproduktionsfehler, die durch Faktoren wie z.B. Gebrauchsbedingungen, Fertigungsschwankungen und zeitabhängige Änderungen erzeugt werden.

Das Vorwärtsfilter und Rückkopplungsfilter haben eine ähnliche Korrelation. Konkret wird der Koeffizient des Rückkopplungsfilters durch die Charakteristik des Vorwärtsfilters bestimmt. Um den Koeffizienten des Vorwärtsfilters zu ändern, sollte daher auch der Koeffizient des Rückkopplungsfilters geändert werden. Arithmetische Schaltungen werden verwendet, um die Koeffizienten von sowohl dem Vorwärtsfilter als auch dem Rückkopplungsfilter zu ändern. Die Zahl vorgesehener arithmetischer Schaltungen sollte gleich der Zahl von Abgriffen jedes Entzerrers sein. Wenn die Zahl von Abgriffen zunimmt, nimmt die Zahl der arithmetischen Schaltungen ebenfalls zu, was die Schaltungsfläche des DFE vergrößert.

Falls die Verstärkungen von sowohl dem Vorwärtsfilter als auch dem Rückkopplungsfilter erhöht werden, um die Koeffizienten beider Filter schnell zu konvergieren, wird die Rückkopplungsschleife instabil. Eine adaptive Entzerrung des Vorwärtsfilters und Rückkopplungsfilters stabilisiert im Gegensatz dazu die Rückkopplungsschleife, nimmt aber Zeit dafür in Anspruch, daß die Koeffizienten konvergieren. Um die Genauigkeit des Vorwärtsfilters zu verbessern, ist es wünschenswert, die Zahl von Vorwärtsfiltern zu erhöhen. Da die Zunahme in der Zahl von Vorwärtsfiltern die Verstärkung des Vorwärtsfil ters vergrößert, ist es notwendig, mit einer abrupten Änderung in einer Filterausgabe fertig zu werden.

Ferner ist der Maximum-Likelihood-Detektor, der in dem PRML-System verwendet wird, mit einer weichen Entscheidung verbunden, wohingegen der DFE mit einer harten Entscheidung verbunden ist. Dies verlangt, daß die Verstärkung des DFE vergrößert wird, um Entscheidungsfehler zu unterdrücken. Wenn eine unerwartete Verformung auf dem Eingangssignal des DFE überlagert wird, nimmt daher die Zahl von Entzerrungsfehlern zu, was die adaptive Entzerrung schwierig macht. Wie aus dem obigen ersichtlich ist, ist der DFE mit einer schwierigen Einstellung verbunden, um die Koeffizienten konvergieren zu lassen, und nimmt eine signifikante Zeit in Anspruch, um die Einstellung der Koeffizienten zu optimieren.

Es gibt eine Variation in der analogen Eingangsteil-Charakteristik des DFE auf der Eingangsseite. Um die Filterkoeffizienten gemäß dieser Variation zu optimieren, führt der DFE ein Koeffiziententraining durch. Da die Trainingsarbeit auf dem Vorwärtsfilter und dem Rückkopplungsfilter durchgeführt wird, ist sie zeitraubend und mühsam.

Die US 5 418 660 A betrifft einen Signalverarbeitungsapparat, der eine nichtlineare Kompensationsschaltung (200) zur Kompensation nicht-linearer Charakteristiken eines analogen Signals und zum Erzeugen eines Signals, in dem positive und negative Wellenformen symmetrisch sind enthält. Das Entscheidungssignal wird jedoch nicht der nichtlinearen Kompensationsschaltung (200) zugeführt.

Dementsprechend ist eine erste Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung oder Schaltung zu schaffen, die die Asymmetrie einer reproduzierten Wellenform mit hoher Genauigkeit korrigiert.

Eine zweite Aufgabe dieser Erfindung besteht darin, eine Halbleitervorrichtung oder Schaltung mit einem Entscheidungsrückkopplungsentzerrer zu schaffen, dessen Charakteristik einfach eingestellt wird.

In einem Gesichtspunkt der vorliegenden Erfindung wird eine Halbleiterschaltung geschaffen, die einen Entscheidungsrückkopplungsentzerrer zum Wellenform-Entzerren eines korrigierten Eingangssignals und Erzeugen eines wellenform-entzerrten Signals enthält. Der Entzerrer vergleicht das wellenform-entzerrte Signal mit einem vorbestimmten Referenzpegel, um ein Entscheidungssignal mit ersten und zweiten Entscheidungswerten und ein Fehlersignal zwischen dem wellenform-entzerrten Signal und dem Entscheidungssignal zu erzeu gen. Ein Dispersionswert-Rechner ist mit dem Entscheidungsrückkopplungsentzerrer verbunden, berechnet einen ersten Dispersionswert des Entscheidungssignals mit dem ersten Entscheidungswert und einen zweiten Dispersionswert des Entscheidungssignals mit dem zweiten Entscheidungswert unter Verwendung des Fehlersignals und erzeugt ein Kompensationssignal unter Verwendung der ersten und zweiten Dispersionswerte. Ein Asymmetriekompensator ist mit dem Entscheidungsrückkopplungsentzerrer und dem Dispersionswert-Rechner verbunden, empfängt ein Eingangssignal und korrigiert eine Asymmetrie des Eingangssignals gemäß dem Kompensationssignal und liefert das korrigierte Eingangssignal an den Entscheidungsrückkopplungsentzerrer.

In einem anderen Gesichtspunkt der vorliegenden Erfindung wird eine Halbleiterschaltung geschaffen, die einen Analog-Digital-(A/D)-Wandler zum Umwandeln eines analogen Eingangssignal in ein digitales Eingangssignal mit einer dazwischenliegenden Referenzspannung als Basislinie enthält. Ein Entscheidungsrückkopplungsentzerrer entzerrt die Wellenform eines korrigierten digitalen Eingangssignals und erzeugt ein wellenform-entzerrtes Signal. Der Entzerrer vergleicht das wellenform-entzerrte Signal mit einem vorbestimmten Referenzpegel und erzeugt ein Entscheidungssignal mit ersten und zweiten Entscheidungswerten und ein Fehlersignal zwischen dem wellenform-entzerrten Signal und dem Entscheidungssignal. Ein Dispersionswert-Rechner ist mit dem Entscheidungsrückkopplungsentzerrer verbunden, berechnet einen ersten Dispersionswert des Entscheidungssignals mit dem ersten Entscheidungswert und einen zweiten Dispersionswert des Entscheidungssignals mit dem zweiten Entscheidungswert unter Verwendung des Fehlersignals und erzeugt ein Kompensationssignal unter Verwendung der ersten und zweiten Dispersionswerte. Ein Asymmetriekompensator ist zwischen den Entscheidungsrückkopplungsentzerrer und den A/D-Wandler gekoppelt, empfängt das Kompensationssignal von dem Dispersionswert-Rechner, korrigiert eine Asymmetrie des digitalen Eingangssignals unter Verwendung des Kompensationssignals und liefert das korrigierte digitale Eingangssignal an den Entscheidungsrückkopplungsentzerrer. Ein Basislinien-Kompensationsdetektor ist mit dem Entscheidungsrückkopplungsentzerrer verbunden und berech net einen Basislinien-Kompensationswert unter Verwendung des wellenform-entzerrten Signals. Ein Digital-Analog-(D/A)-Wandler ist mit dem Basislinien-Kompensationsdetektor und dem A/D-Wandler verbunden, erzeugt die dazwischenliegende Referenzspannung gemäß dem Basislinien-Kompensationswert und liefert die dazwischenliegende Referenzspannung an den A/D-Wandler.

In noch einem anderen Gesichtspunkt der vorliegenden Erfindung ist eine Halbleiterschaltung vorgesehen, die einen Finite-Impulsantwort-(FIR)-Entzerrer zum Entzerren einer Wellenform eines digitalen Signals enthält, um ein entzerrtes digitales Signal zu erzeugen. Ein Entscheidungsrückkopplungsentzerrer ist mit dem FIR-Entzerrer verbunden und vergleicht das entzerrte digitale Signal mit einem vorbestimmten Referenzpegel, um ein Entscheidungssignal zu erzeugen.

In einem anderen Gesichtspunkt der vorliegenden Erfindung ist ein Entscheidungsrückkopplungsentzerrer vorgesehen, der einen Finite-Impulsantwort-(FIR)-Entzerrer zum Entzerren einer Wellenform eines digitalen Signals enthält, um ein entzerrtes digitales Signal zu erzeugen. Ein Vorwärtsfilter ist mit dem FIR-Entzerrer verbunden und filtert das entzerrte digitale Signal unter Verwendung eines ersten Koeffizienten, um ein gefiltertes digitales Signal zu erzeugen. Ein Addierer ist mit dem Vorwärtsfilter verbunden und addiert das gefilterte digitale Signal und ein Rückkopplungssignal, um ein addiertes Signal zu erzeugen. Eine Entscheidungsschaltung ist mit dem Addierer verbunden und vergleicht das addierte Signal mit einem vorbestimmten Referenzpegel, um ein Entscheidungssignal zu erzeugen. Ein Rückkopplungsfilter ist mit der Entscheidungsschaltung und dem Addierer verbunden, filtert das Entscheidungssignal unter Verwendung eines zweiten Koeffizienten, um das Rückkopplungssignal zu erzeugen, und liefert das Rückkopplungssignal an den Addierer.

KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung kann zusammen mit ihren Aufgaben und Vorteilen am besten durch Verweis auf die folgende Beschreibung der gegenwärtig bevorzugten Ausführungsformen zusammen mit den beiliegenden Zeichnungen verstanden werden, in denen:
1 ein Diagramm einer elektromagnetischen Umwandlungscharakteristik ist, die die Beziehung zwischen einem Magnetfeld und der Ausgangsspannung eines Kopfes darstellt;
2 eine graphische Darstellung ist, die die Beziehung zwischen einer Eingangsamplitude und einer Ausgangsamplitude zeigt;
3 ein Wellenformdiagramm eines Lesedatensignals ist;
4 ein schematisches Blockdiagramm einer Festplattenvorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist;
5 ein schematisches Blockdiagramm einer Lesekanal-LSI der Festplattenvorrichtung von 4 ist;
6 ein schematisches Blockdiagramm eines Dispersionswert-Rechners und eines Schleifenfilters der Lesekanal-LSI von 5 ist;
7 ein schematisches Blockdiagramm eines Asymmetrie-Kompensators der Lesekanal-LSI von 5 ist;
8 ein Flußdiagramm für eine eine Asymmetrie korrigierende Routine ist, welche durch die Lesekanal-LSI von 5 ausgeführt wird;
9A und 9B Histogramme sind, die eine Dispersion der Amplitude einer reproduzierten Wellenform darstellen, die unter Verwendung eines Referenzpegels ermittelt wurde;
10 bis 12 graphische Darstellungen sind, die die Beziehung zwischen dem Eingangsbereich eines Lesesignals und der Ausgangsspannung darstellen;
13A bis 13C erläuternde Diagramme eines Festplattensektorformats sind;
14 ein schematisches Blockdiagramm eines anderen Beispiels eines Asymmetrie-Kompensators gemäß der vorliegenden Erfindung ist;
15 ein schematisches Blockdiagramm einer Lesekanal-LSI gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ist;
16 ein Flußdiagramm für eine eine Basislinie korrigierende Routine ist, die durch die Lesekanal-LSI von 15 ausgeführt wird;
17 ein schematisches Blockdiagramm eines Signalprozessors gemäß einer dritten Ausführungsform der vorliegenden Erfindung ist;
18 ein schematisches Blockdiagramm eines Vorprozessors und eines DFE des Signalprozessors von 17 ist;
19 ein schematisches Blockdiagramm eines FIR-Entzerrers des Vorprozessors von 18 ist;
20 ein schematisches Blockdiagramm eines Koeffizienten-Rechners des Vorprozessors von 18 ist;
21 ein schematisches Blockdiagramm eines Vorprozessors und eines DFE gemäß einer vierten Ausführungsform der vorliegenden Erfindung ist; und
22 ein schematisches Blockdiagramm eines Nachbildungs- oder Replikatsignalgenerators des DFE von 21 ist.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
In den Zeichnungen werden für gleiche Elemente überall gleiche Ziffern verwendet.
Erste Ausführungsform
4 ist ein schematisches Blockdiagramm einer Festplattenvorrichtung 11 gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Diese Festplattenvorrichtung 11 empfängt Daten von einem Hostcomputer 12 und zeichnet als Antwort auf eine Schreibanforderung vom Hostcomputer 12 die Daten auf einer Magnetplatte 13 auf. Die Festplattenvorrichtung 11 liest Daten von der Magnetplatte 13 und liefert die Daten als Antwort auf eine Leseanforderung an den Hostcomputer 12.
Die Festplattenvorrichtung 11 umfaßt die Magnetplatte 13, erste und zweite Motoren M1 und M2, eine Kopfeinheit 14, eine Lesekanal-LSI oder einen Signalprozessor 15, eine Servoschaltung 16, eine Mikroprozessoreinheit (MPU) 17, einen Speicher (RAM) 18, eine Festplatten-Steuereinheit (HDC) 19 und eine Schnittstellenschaltung 20, die alle mit einem Bus 21 verbunden sind.
Die Magnetplatte 13 wird durch den ersten Motor M1 mit einer konstanten Geschwindigkeit rotiert. Die Kopfeinheit 14 wird durch den zweiten Motor M2 gesteuert, um in der radialen Richtung der Magnetplatte 13 bewegbar zu sein. Die Kopfeinheit 14 enthält einen Schreibkopf und einen Lesekopf, wie z.B. Magnetowiderstandsköpfe (MR-Köpfe). Die Kopfeinheit 14 bildet als Antwort auf ein Schreibsignal WD vom Signalprozessor 15 magnetische Pole auf der Magnetplatte 13 und erzeugt als Antwort auf einen Lesebefehl von den Signalprozessor 15 ein Lesesignal RD mit einer Spannung, die Änderungen in den Magnetpolen auf der Magnetplatte 13 entspricht.
Der Signalprozessor (Lese/Schreibkanal-LSI) 15 wandelt das Lesesignal RD in ein digitales Signal um durch Abtasten des Lesesignals RD gemäß einem Abtasttakt, der mit dem Lesesignal synchron ist. Der Signalprozessor 15 decodiert das digitale Signal und erzeugt decodierte Daten.
Die Servoschaltung 16 steuert den ersten Motor M1 zum Rotieren der Magnetplatte 13 mit einer konstanten Geschwindigkeit. Die Servoschaltung 16 empfängt die decodierten Daten von dem Signalprozessor 15 und steuert den zweiten Motor M2 zur Verfolgung einer Zielspur gemäß einer Servoinformation, die in diesen decodierten Daten enthalten ist.
Die MPU 17 analysiert Befehle für einen Schreib/Leseprozeß etc. von dem Hostcomputer 12 gemäß einem in dem RAM 18 gespeicherten Programm und gibt Steuersignale ab. Die HDC 19 empfängt die Steuersignale von der MPU 17 und steuert den Signalprozessor 15 und die Servoschaltung 16. Die HDC 19 empfängt auch ein digitales Signal von dem Signalprozessor 15 und erzeugt Sektor um Sektor Sektordaten, die eine vorbestimmte Zahl von Bytes umfassen. Die HDC 19 führt ferner vorzugsweise gestützt auf eine Fehlerkorrektur Sektor um Sektor einen ECC (Fehlerkorrekturcode) aus und liefert fehlerkorrigierte Daten über den Bus 21 an die Schnittstellenschaltung 20. Die Schnittstellenschaltung 20 wandelt die Ausgabedaten der HDC 19 in Daten gemäß einem vorbestimmten Kommunikationssystem um und liefert gelesene Daten an den Hostcomputer 12.
Die HDC 19 empfängt über die Schnittstellenschaltung 20 Schreibdaten von dem Hostcomputer 12 und fügt den Fehlerkor rekturcode zu den Schreibdaten hinzu. Der Signalprozessor 15 schreibt die Ausgabedaten der HDC 19 über die Kopfeinheit 14 auf die Magnetplatte 13.
5 ist ein schematisches Blockdiagramm des Signalprozessors 15. Als nächstes wird der Lesedaten demodulierende/decodierende Teil des Signalprozessors 15 erklärt. Der Signalprozessor 15 enthält einen Verstärker mit selbsttätiger Verstärkungssteuerung (AGC) 31, ein Analogfilter 32, einen Analog-Digital-Wandler (ADC) 33, einen Asymmetrie-Kompensator 34, einen DFE 35, eine Schleifensteuerschaltung 36, einen Dispersionswert-Rechner 37, ein Schleifenfilter 38 und einen Multiplizierer 39.
Der RGC 31 verstärkt das Lesesignal RD von der Leseeinheit und sendet das verstärkte Lesesignal an das Analogfilter 33. Der AGC 31 steuert seinen eigenen Verstärkungsfaktor gemäß einer Steuerspannung, die von der Schleifensteuerschaltung 36 abgegeben wird.
Das Analogfilter 32 filtert das verstärkte Lesesignal von dem AGC 31 und versorgt den ADC 33 mit einem gefilterten Lesesignal mit der geeigneten Frequenzcharakteristik für eine Demodulation und Decodierung.
Der ADC 33 tastet das gefilterte Lesesignal von dem Analogfilter 32 gemäß einem Abtasttaktsignal SCK ab, das von der Schleifensteuerschaltung 36 geliefert wird, und wandelt das gefilterte Lesesignal in ein digitales Lesesignal um.
Der Asymmetrie-Kompensator 34 empfängt das digitale Lesesignal von dem ADC 33 und korrigiert gemäß einer Kompensationsinformation die Asymmetrie des digitalen Lesesignals. Die Kompensationsinformation enthält einen Kompensationswert zum Segmentieren des Bereichs des digitalen Lesesignals in eine Mehrzahl von Teilbereichen und Ändern, Teilbereich um Teilbereich, der Umwandlungsverstärkung des digitalen Lesesignals. Der Asymmetrie-Kompensator 34 erzeugt auf der Basis des Ergebnisses der Berechnung in dem Dispersionswert-Rechner 37 eine neue oder aktualisierte Kompensationsinformation und speichert die aktualisierte Kompensationsinformation.
Konkret nimmt die Asymmetrie der reproduzierten Wellenform des Lesesignals von der Kopfeinheit 14 zu, wenn die Amplitude des Lesesignals zunimmt. Die Dispersionen des Amplitudenwertes der reproduzierten Wellenform variieren zu der Zeit, zu der eine entzerrte Wellenform unter Verwendung positiver und negativer Referenzpegel einer Entscheidungsschaltung 43 des DFE 35 erzeugt werden. Wenn die reproduzierte Wellenform eine geringe Asymmetrie aufweist, wie in 9A gezeigt ist, nehmen die beiden Dispersionen des Amplitudenwertes der reproduzierten Wellenform, die durch Verwenden der positiven und negativen Referenzpegel ermittelt wurden, die Form einer Normalverteilung an. Wenn die reproduzierte Wellenform eine Asymmetrie aufweist, wie in 9B gezeigt ist, nehmen jedoch die beiden Dispersionen des Amplitudenwertes der reproduzierten Wellenform nicht die Form einer Normalverteilung ein. Der Dispersionswert-Rechner 37 berechnet die Differenz zwischen den beiden Dispersionen, und der Asymmetrie-Kompensator 34 bestimmt den Kompensationswert für die Umwandlungsverstärkung des digitalen Lesesignals auf der Basis dieser Differenz auf solch eine Weise, daß die positive und negative Dispersion gleichmäßig werden. Der Asymmetrie-Kompensator 34 bestimmt auch den Kompensationswert in einer Richtung von einem Teilbereich nahe Null (Basislinie) zu einem Teilbereich, in welchem die Amplitude allmählich zunimmt. Demgemäß wird der Kompensationswert gemäß der Charakteristik des Lesesignals (der Charakteristik der Kopfeinheit 14) bestimmt, dessen Asymmetrie zunimmt, wenn die Amplitude allmählich zunimmt.
Der Asymmetrie-Kompensator 34 verwendet den bestimmten Kompensationswert für den Teilbereich als den Anfangswert, um einen Kompensationswert für den nächsten Teilbereich zu bestimmen. Man nehme an, daß jeder der positiven und negativen Bereiche des Lesesignals in drei Teilbereiche von einem nahe Null bis einem mit einem maximalen Amplitudenwert geteilt ist. Der Asymmetrie-Kompensator 34 verwendet den Kompensationswert, der für den ersten positiven Teilbereich bestimmt wurde, als den Anfangswert zum Bestimmen eines Kompensationswertes für den zweiten Teilbereich. Dies verhält sich so, weil die Spannung des Lesesignals sich kontinuierlich über die einzelnen Teilbereiche ändert. Die Verwendung des Kompensationswertes, der für den Teilbereich nahe Null bestimmt wurde, als den Anfangswert verringert die Zeit, die benötigt wird, um den Kompensationswert zu bestimmen, und erhöht die Genauigkeit des Kompensationswertes im Vergleich zu dem Fall, in dem der Anfangswert auf z.B. Null zurückgesetzt wird.
Man nehme an, daß der positive Bereich des Lesesignals in drei Teilbereiche (Bereich 1, Bereich 2 und Bereich 3) geteilt ist, wie in 10 dargestellt ist. Zuerst wird im Bereich 1 eine Approximationslinie für die elektromagnetische Umwandlungscharakteristik ermittelt, und für die Approximationslinie wird ein Kompensationswert bestimmt. Als nächstes wird gleichfalls im Bereich 2 eine Approximationslinie ermittelt, und für die Approximationslinie wird ein Kompensationswert bestimmt, wie in 11 dargestellt ist. Im Bereich 3 wird dann eine Approximationslinie ermittelt, und für die Approximationslinie wird ein Kompensationswert bestimmt, wie in 12 dargestellt ist. Daher wird die Approximationslinie über die Bereiche 1 bis 3, die durch Polygonlinien gebildet wird, extrem nahe zu der Kurve der elektromagnetischen Umwandlungscharakteristik. Mit anderen Worten, es besteht keine große Differenz zwischen der Approximationslinie und der Kurve der elektromagnetischen Umwandlungscharakteristik. Dies unterdrückt Korrekturfehler zu der Zeit eines Korrigierens der elektromagnetischen Umwandlungscharakteristik auf eine idealistische Charakteristik.
Wie oben diskutiert wurde, teilt der Asymmetrie-Kompensator 34 den Bereich des Lesesignals in eine Mehrzahl von Teilbereichen und approximiert die Kurve der elektromagnetischen Umwandlungscharakteristik mit Polygonlinien, um Kompensationswerte in den einzelnen Teilbereichen zu bestimmen. Der Asymmetrie-Kompensator 34 ändert die Umwandlungsverstärkung gemäß den Kompensationswerten, um die Asymmetrie des Lesesignals zu korrigieren.
Der DFE 35 enthält ein Vorwärtsfilter 41, einen ersten Addierer 42, eine Entscheidungsschaltung 43, ein Rückkopplungsfilter 44 und einen zweiten Addierer 44.
Das Vorwärtsfilter 41 empfängt ein korrigiertes digitales Lesesignal von dem Asymmetrie-Kompensator 34 und sendet ein gefiltertes Lesesignal S1 mit dem maximalen S/N-Verhältnis an den Addierer 42. Der Addierer 42 addiert das gefilterte Lesesignal S1 von dem Vorwärtsfilter 41 zu einem Rückkopplungssignal S2, das vom Rückkopplungsfilter 44 kommt, wodurch ein wellenform-entzerrtes Signal S2 erzeugt wird.
Die Entscheidungsschaltung 43 vergleicht die Spannung des wellenform-entzerrten Signals S3 mit vorbestimmten positiven und negativen Referenzspannungen und sendet ein Entscheidungssignal S4 mit einem Wert von entweder "1" oder "0" an das Rückkopplungsfilter 44. Das Entscheidungssignal S4 wird gemäß einem Abtasttaktsignal SCK abgetastet, und Entscheidungssignale entsprechend aufgezeichneten Daten werden in einem (nicht dargestellten) Schieberegister vorübergehend gespeichert.
Das Rückkopplungsfilter 44, das vorzugsweise ein FIR-Filter ist, eliminiert eine etwaige Zwischensymbolinterferenz, die in dem Entscheidungssignal S4 enthalten ist, und sendet das Entscheidungssignal S4 ohne die Zwischensymbolinterferenz als das Rückkopplungssignal S2 an den Addierer 42. Die Rückkopplung des Entscheidungssignals S4 liefert ein reproduziertes Signal, das frei von einer Interferenz durch alte Bits ist.
Der Addierer 45 empfängt das wellenform-entzerrte Signal S3 von dem Addierer 42 und das Entscheidungssignal S4 von der Entscheidungsschaltung 43 und addiert beide Signale S3 und S4, um ein Entzerrungsfehlersignal S5 zu erzeugen. Das Entzerrungsfehlersignal S5 wird an die Schleifensteuerschaltung 36 und den Dispersionswert-Rechner 37 geliefert.
Die Schleifensteuerschaltung 36 enthält ein FLL-(Phasenregelkreis)-Filter 46, zwei Digital-Analog-Wandler (DAC) 47 und 50, einen spannungsgesteuerten Oszillator (VCO) 48 und ein AGC-Schleifenfilter 49.
Das PLL-Filter 46 filtert das Fehlersignal S5 und vorsorgt den ersten DAC 47 mit einem gefilterten Fehlersignal. Der DAC 47 wandelt das gefilterte Fehlersignal in eine analoge Spannung um und liefert die analoge Spannung als eine Steuerspannung an den VCO 48. Der VCO 48 erzeugt das Abtasttaktsignal SCK mit einer Frequenz gemäß der Steuerspannung und liefert das Abtasttaktsignal SCK an den ADC 33 und den DFE 35. Auf diese Weise wird ein PLL geschaffen, der die Frequenz des Abtasttaktsignals SCK (Abtastzeitsteuerung) auf der Basis des Phasenfehlers zwischen dem wellenform-entzerrten Signal S3 und dem Entscheidungssignal S4 optimiert.
Das AGC-Schleifenfilter 49 filtert das Fehlersignal S5 und versorgt den zweiten DAC 50 mit einem gefilterten Fehler signal. Der DAC 50 wandelt das gefilterte Fehlersignal in eine analoge Spannung um und liefert die analoge Spannung als eine Steuerspannung an den AGC 31. Der AGC 31 steuert seine eigene Verstärkung gemäß der Steuerspannung. Auf diese Weise wird eine AGC-Schleife gebildet, die die Verstärkung des AGC 31 (die Amplitude des verstärkten Lesesignals) auf der Basis des Amplitudenfehlers zwischen dem wellenform-entzerrten Signal S3 und dem Entscheidungssignal 54 optimiert.
Der Dispersionswert-Rechner 37 empfängt das Entscheidungssignal S4 von der Entscheidungsschaltung 43 und das Entzerrungsfehlersignal S5 von dem Addierer 45, berechnet die Amplitudenwertdispersion bei einem Entzerrungs-Zielpegel unter Verwendung der Signale S4 und S5 und erzeugt ein Amplitudendispersionssignal S6.
Konkret quadriert der Dispersionswert-Rechner 37 das Fehlersignal S5, multipliziert das Quadrat des dem Entscheidungssignal S4 mit einem Entscheidungsergebnis "1" (positiv) entsprechenden Fehlersignals S5 mit einer vorbestimmten Zahl (z.B. 100 Abtastungen) und multipliziert das Quadrat des dem Fehlersignal S4 mit einem Entscheidungswert "0" (negativ) entsprechenden Fehlersignals S5 mit der vorbestimmten Zahl. Diese Multiplikation liefert einen Dispersionswert für das Entscheidungsergebnis "1" und einen Dispersionswert für das Entscheidungsergebnis "0". Der Dispersionswert-Rechner 37 berechnet die Differenz zwischen dem Dispersionswert für das Entscheidungsergebnis "1" und dem Dispersionswert für das Entscheidungsergebnis "0", wodurch ein Fehlerkompensationssignal S6 erzeugt wird.
Das Schleifenfilter 38 empfängt und filtert das Fehlerkompensationssignal S6 von dem Dispersionswert-Rechner 37, wodurch ein gefiltertes Fehlerkompensationssignal S7 erzeugt wird, dessen Frequenzcharakteristik für den Asymmetrie-Kompensator 34 geeignet ist.
Der Multiplizierer 39 multipliziert das gefilterte Fehlerkompensationssignal S7 von dem Schleifenfilter 38 mit einem vorbestimmten Koeffizienten ki, wobei ein mit einem Koeffizienten multipliziertes Fehlerkompensationssignal S8 erzeugt wird. Der Koeffizient ki ist so festgelegt, daß der Wert des gefilterten Fehlerkompensationssignals S7 des Schleifenfilters 38 gemäß den einzelnen Teilbereichen des Asymmetrie-Kompensators 34 kleiner wird. Dies verhindert, daß durch das gefilterte Fehlerkompensationssignal S7 eine Überreaktion des Asymmetrie-Kompensators 34 hervorgerufen wird.
6 ist ein schematisches Blockdiagramm, das den Dispersionswert-Rechner 37 und das Schleifenfilter 38 darstellt. Der Dispersionswert-Rechner 37 enthält eine Quadratschaltung 51, erste und zweite Dispersionswert-Rechner 52 und 53 und einen Addierer 54.
Die Quadratschaltung 51 quadriert das Fehlersignal S5 von dem DFE 35 und versorgt die ersten und zweiten Dispersionswert-Rechner 52 und 53 mit einem Quadratsignal S11. Gemäß dem Entscheidungssignal S4 mit dem Entscheidungsergebnis "1" (positiv) führt der erste Dispersionswert-Rechner 52 eine Multiplikation des Quadratsignals S11 durch, um einen Dispersionswert zu berechnen. Als Antwort auf das Entscheidungssignal S4 mit dem Entscheidungsergebnis "0" führt der zweite Dispersionswert-Rechner 53 eine Multiplikation des Quadratsignals S11 durch, um einen Dispersionswert zu berechnen.
Der erste Dispersionswert-Rechner 52 enthält eine Gatterschaltung 55, einen Addierer 56 und einen Akkumulator (ACC0) 57. Die Gatterschaltung 55 liefert das Quadratsignal S11 an den Addierer 56, wenn das Entscheidungssignal S4 "1" ist. Der Addierer 56 addiert das Quadratsignal S11 und das Ausgangssignal des Akkumulators 57 und versorgt den Akkumulator 57 mit einem addierten Signal. Der Akkumulator 57 speichert sequentiell das addierte Signal von dem Addierer 56 und erzeugt einen Durchschnittswert der gespeicherten addierten Signale. Das mittlere Quadrat des Fehlersignals S5 liefert den Dispersionswert der Amplitude der reproduzierten Wellenform für das Entscheidungsergebnis "1".
Der zweite Dispersionswert-Rechner 53 enthält eine Gatterschaltung 58, einen Addierer 59 und einen Akkumulator (ACC1) 60 und liefert den Dispersionswert der Amplitude der reproduzierten Wellenform für das Entscheidungsergebnis "0" durch das mittlere Quadrat des Fehlersignals S5. Der Addierer 54 addiert den Dispersionswert von dem ersten Dispersionswert-Rechner 52 und ein Zweier-Komplement (einen negativen Dispersionswert) des Dispersionswertes von dem zweiten Dispersionswert-Rechner 53, das Fehlersignal S6 mit einem Kompensationsfehler Verr erzeugend.
Das Schleifenfilter 38 enthält einen Multiplizierer 61, einen Addierer 62 und ein Register 63. Der Multiplizierer 61 multipliziert das Fehlerkompensationssignal S6 von dem Dispersionswert-Rechner 37 mit einem vorbestimmten Koeffizienten μ, wobei so ein mit einem Koeffizienten multipliziertes Signal erzeugt wird. Der Addierer 62 addiert das mit einem Koeffizienten multiplizierte Signal und das Ausgangssignal des Registers 63 und erzeugt ein addiertes Signal. Das Register 63 speichert das addierte Signal von dem Addierer 62 und gibt das addierte Signal als das gefilterte Fehlerkompensationssignal S7 ab.
7 ist ein schematisches Schaltungsdiagramm des Asymmetrie-Kompensators 34.
Der Asymmetrie-Kompensator 34 enthält sechs Teilkompensatoren 711 bis 716 entsprechend den jeweiligen Teilbereichen und einen Selektor 72. Alle Teilkompensatoren 711 – 716 werden mit einem nicht korrigierten Lesesignal X von dem ADC 33 und dem Kompensationssignal S8 von dem Addierer 39 versorgt.
Der erste Teilkompensator 711 enthält erste und zweite Komparatoren 73 und 74, erste und zweite UND-Gatter 75 und 76, einen Multiplizierer 77 und ein Register 78. Eine Spannung auf der Hochpotentialseite des zugeordneten Teilbereichs wird als eine hohe Referenzspannung H_Ref_i in den ersten Komparator 73 eingegeben und eine Spannung auf der Niedrigpotentialseite des zugeordneten Teilbereichs wird als eine niedrige Referenzspannung L_Ref_i in den zweiten Komparator 74 eingegeben.
Der erste Komparator 73 empfängt das Lesesignal X und die hohe Referenzspannung H_Ref_i (i = 1 bis 6) des zugeordneten Teilbereichs und gibt ein H-Pegel-Signal ab, wenn das Potential des Lesesignals X niedriger als die hohe Referenzspannung H_Refi ist. Wenn das Potential des Lesesignals X höher als die niedrige Referenzspannung L_Refi ist, gibt der zweite Komparator 74 ein H-Pegel-Signal ab.
Wenn die Ausgangssignale der ersten und zweiten Komparatoren 73 und 74 beide H-Pegel aufweisen, sendet das erste UND-Gatter 75 ein Ausgangssignal mit einem H-Pegel an das zweite UND-Gatter 76. Wenn das erste UND-Gatter 75 das H-Pegel-Signal abgibt (d.h. wenn das Lesesignal X in einem Bereich von der hohen Referenzspannung H_Ref_i bis zur niedri gen Referenzspannung L_Ref_i liegt), versorgt das zweite UND-Gatter 76 den Multiplizierer 77 mit dem Lesesignal X. Der Multiplizierer 77 multipliziert das Lesesignal X mit einem Kompensationswert αi (α1 für den ersten Teilkompensator 711; i = 1 bis 6), der auf dem Kompensationssignal S8 basiert, das in dem Register 78 gespeichert ist, und sendet ein korrigiertes Lesesignal an den Selektor 72.
Die zweiten bis sechsten Teilkompensatoren 712 – 716 haben die gleichen Strukturen wie der erste Teilkompensator 711 und multiplizieren das Lesesignal X, das in dem Bereich von der hohen Referenzspannung H_Ref_i (i = 2 bis 6) bis zur niedrigen Referenzspannung L_Ref_i liegt, mit dem Kompensationswert αi, um jeweils korrigierte Lesesignale S22 bis S26 zu erzeugen.
Wenn die Spannung (Absolutwert) des Lesesignals X niedriger als der eingestellte Spannungsbereich des zugeordneten Teilkompensators ist, speichert jedes Register 68 das Kompensationssignal S8. Das heißt, jedes Register 78 speichert das Kompensationssignal S8 nicht, wenn die Spannung des Lesesignals X höher als der eingestellte Spannungsbereich des zugeordneten Teilkompensators ist.
Man nehme an, daß die Spannungsbesreiche in der Reihenfolge der ersten, zweiten und dritten Teilkompensatoren 711, 712 und 713 festgelegt sind, während die Amplitude des Lesesignals von Null aus zunimmt. In diesem Fall speichert das Register 78 des zweiten Teilkompensators 712 das Kompensationssignal S8, wenn die Spannung des Lesesignals x im Spannungsbereich des ersten Teilkompensators 711 liegt. wenn die Spannung des Lesesignals X in den Spannunngsbereich des zweiten Teilkompensators 712 kommt, verwendet daher der zweite Teilkompensator 712 den Kompensationswert α1 des ersten Teilkompensators 711, der in dessen Register 78 gespeichert ist, als den Anfangswert.
Der Anfangswert kann in jedem Register 78 eingestellt werden, indem eine Schaltung zum selektiven Liefern des Kompensationssignals S8 an die einzelnen Teilkompensatoren 711-716 vorgesehen wird. Wenn die Spannung des Lesesignals X in den Spannungsbereich eines Teilkompensators eintritt, liefert diese Schaltung das Kompensationssignal S8 an das Register dieses Teilkompensators, dessen Spannungsbereich höher als der erstgenannte Spannungsbereich ist.
Der Selektor 72 wählt eines der korrigierten Lesesignale S21 – S26 von den jeweiligen Teilkompensatoren 711 – 716 gemäß einem Auswahlsignal SELi aus. Der Wert des Auswahlsignals SELi wird so eingestellt, daß jedesmal, wenn das Lesesignal X in den Spannungsbereich irgendeines der einzelnen Teilkompensatoren 711 – 716 eintritt, der zugeordnete Teilkompensator ausgewählt wird.
In der oben beschriebenen Art und Weise korrigiert jeder der Teilkompensatoren 711 – 716 entsprechend den Teilbereichen das Lesesignal X unter Verwendung des Kompensationswertes αi und erzeugt das Lesesignal X, das eine Symmetrie aufweist.
Die eine Asymmetrie korrigierende Routine, die von der Lesekanal-LSI (Signalprozessor) 15 ausgeführt wird, wird nun mit Verweis auf das Flußdiagramm in 8 erklärt.
Zuerst werden in Schritt 81 der Akkumulator (ACC0) 57 und der Akkumulator (ACC1) 60 gelöscht.
In Schritt 82 werden das Entscheidungssignal S4 und Fehlersignal S5 unter Verwendung von Lesedaten RD von der Magnetplatte 13 erzeugt. In Schritt 83 wird unter Verwendung des Entscheidungssignals S4 und Fehlersignals S5 eine Dispersionsberechnung eingeleitet.
Im nächsten Schritt 84 wird bestimmt, ob eine aktuelle Abtastzahl n0 mit einer vorbestimmten Abtastzahl N übereinstimmt. Wenn die Abtastzahl n0 kleiner als die vorbestimmte Abtastzahl N ist, geht der Ablauf von Schritt 84 zu Schritt 82. Das heißt, die Schritte 82 bis 84 werden wiederholt, bis die Abtastzahl n0 die vorbestimmte Abtastzahl N erreicht.
Wenn die Abtastzahl n0 die vorbestimmte Abtastzahl N erreicht, geht der Ablauf weiter zu Schritt 85. In Schritt 85 wird die Differenz zwischen dem Dispersionswert für das Entscheidungsergebnis "1" und dem Dispersionswert für das Entscheidungsergebnis "0" berechnet. In Schritt 86 wird dann eine Asymmetrie-Kompensationssteuerung auf der Basis der Differenz ausgeführt.
In Schritt 87 wird bestimmt, ob eine Kompensationszahl m0 mit einer vorbestimmten Kompensationszahl M übereinstimmt.
Wenn die Kompensationszahl m0 kleiner als die vorbestimmte Kompensationszahl M ist, geht der Ablauf von Schritt 87 zu Schritt 81. Das heißt, die Schritte 81 bis 87 werden wiederholt, bis die Kompensationszahl m0 die vorbestimmte Kompensationszahl M erreicht. Diese wiederholte Kompensation verbessert die Genauigkeit von Kompensationswerten.
Wenn die Kompensationszahl m0 die vorbestimmte Kompensationszahl M erreicht, geht der Ablauf weiter zu Schritt 88. In Schritt 88 wird der Kompensations-Teilbereich zum nächsten Teilbereich umgeschaltet. In Schritt 89 wird bestimmt, ob die Kompensation für alle Teilbereiche abgeschlossen wurde. Wenn eine Kompensation noch nicht abgeschlossen wurde, kehrt der Ablauf zu Schritt 81 zurück. Wenn eine Kompensation abgeschlossen wurde, wird die eine Asymmetrie korrigierende Routine beendet.
Die Lesekanal-LSI 15 ist aufgebaut, um den Einfluß der AGC-Schleife und des PLL zu vermeiden, während Dispersionswerte berechnet werden. Dieser Entwurf erlaubt, daß Kompensationswerte mit hoher Präzision schnell erzeugt werden.
Konkret hält oder stoppt der Signalprozessor 15 die AGC-Schleife und den PLL auf solch eine Weise, daß die ersten und zweiten DACs 47 und 50 in der Schleifensteuerschaltung 36 konstante Signale abgeben. Da der AGC 31 das Lesesignal RD mit einer konstanten Verstärkung verstärkt, ändert sich daher die Amplitude der reproduzierten Wellenform nicht. Ferner gibt die Schleifensteuerschaltung 36 den Abtasttakt SCK mit einer konstanten Periode ab, wobei so die Abtastzeitsteuerung stabilisiert wird.
Das Fehlersignal S5 wird zur Erzeugung des Abtasttaktes SCK und der Verstärkungssteuerung des AGC 31 sowie zur Berechnung von Dispersionswerten verwendet. Falls eine mit dem Abtasttakt SCK synchrone Operation oder die Verstärkungssteuerung des AGC 31 im Gange ist, ist die Abtastzeitsteuerung oder die Amplitude der reproduzierten Signalwellenform nicht stabil, so daß keine genauen Dispersionswerte ermittelt werden.
Der Signalprozessor 15 kann arbeiten, um die Operation des AGC/PLL zu unterdrücken. Das heißt, der Signalprozessor 15 kann die Schleifenkonstante der Schleifensteuerschaltung 36 auf solch eine Weise ändern, daß eine Änderung in der Ver stärkung des AGC 31 und/oder eine Änderung in der Frequenz des Abtasttaktes SCK kleiner wird. Dies stabilisiert ebenfalls eine Änderung in der Amplitude der reproduzierten Wellenform und die Abtastzeitsteuerung.
Der Signalprozessor 15 schreibt Musterdaten zum Stabilisieren des AGC/PLL auf die Magnetplatte 13. Der AGC/PLL ist wahrscheinlich stabil, wenn die von der Magnetplatte 13 gelesenen Lesedaten RD ein periodisches Muster aufweisen. Wenn die Lesedaten RD ein Zufallsmuster aufweisen, verbessert andererseits die Kompensationsschleife die Präzision von Dispersionswerten.
13(a) zeigt schematisch das Aufzeichnungsformat eines gewöhnlichen Sektors. Ein Sektor 91 enthält einen Präambelbereich 91a, einen Sync-Byte-(SD)-Bereich 91b und einen Datenbereich 91c.
Im Präambelbereich 91 ist ein Präambelcode aufgezeichnet, der Steuerdaten enthält, die verwendet werden, um den Verstärkungsfaktor des AGC 31 einzustellen und den Abtasttakt SCK synchron mit dem Lesesignal RD zu erzeugen. Der Präambelcode kann z.B. "111000" sein, und das Lesesignal RD des Präambelcodes weist eine Sinuswelle auf. Die Schleifensteuerschaltung 36 erzeugt den Abtasttakt SCK gemäß dem Lesesignal RD mit der Sinuswelle. Der ADC 33 erzeugt ein digitales Lesesignal RD gemäß dem Abtasttakt SCK.
In dem Sync-Byte-Bereich 91b ist ein Sync-Byte-Code (SB-Code) aufgezeichnet, der hauptsächlich verwendet wird, um den Beginn des nächsten Datenbereichs 91c zu detektieren. Die FCC 19 behandelt die Daten in dem Datenbereich 91 nach dem Sync-Byte-Code als aufgezeichnete Daten und verarbeitet diese aufgezeichneten Daten.
Der Signalprozessor 15 in der ersten Ausführungsform zeichnet verschiedene Muster in einem Sektor 92 auf der Magnetplatte 13 in dem Aufzeichnungsformat auf, wie in 13 (b) dargestellt ist. Der Sektor 92 enthält einen Präambelbereich 92a, einen Sync-Byte-Bereich 92b, einen ersten Musterbereich 92c und einen zweiten Musterbereich 92d. Im ersten Musterbereich 92c ist ein periodisches Muster und im zweiten Musterbereich 92d ein Zufallsmuster aufgezeichnet.
Der Signalprozessor 15 stabilisiert zuerst den AGC/PLL gemäß den Lesedaten RD des aus dem ersten Musterbereich 92c gelesenen periodischen Musters. Danach stoppt der Signalprozessor 15 den AGC/PLL und berechnet Dispersionswerte mit hoher Genauigkeit unter Verwendung der Lesedaten RD des aus dem zweiten Musterbereich 92d gelesenen Zufallsmusters.
Als eine Alternative können verschiedene Muster in einem Sektor 93 in dem Aufzeichnungsformat aufgezeichnet werden, wie in 13(c) dargestellt ist. Der Sektor 93 enthält einen Präambelbereich 93a, einen Sync-Byte-Bereich 93b und erste bis vierte Musterbereiche 93c bis 93f. In den ersten bis vierten Musterbereichen 93c – 93f sind abwechselnd ein periodisches Muster und ein Zufallsmuster aufgezeichnet. Gemäß den periodischen und zufälligen Mustern führt der Signalprozessor 15 abwechselnd eine Stabilisierung des AGC/PLL und eine Berechnung von Dispersionswerten durch.
Der Signalprozessor 15 der ersten Ausführungsform weist die folgenden Vorteile auf.

(1) Der Dispersionswert-Rechner 37 berechnet den Dispersionswert für das Entscheidungsergebnis "1" und den Dispersionswert für das Entscheidungsergebnis "0" unter Verwendung des Fehlersignals S5 zwischen dem wellenform-entzerrten Signal S2 und dem Entscheidungssignal S4 und erzeugt aus den beiden Dispersionswerten ein Kompensationssignal 56. Der Asymmetrie-Kompensator 34 teilt den Bereich des Eingangssignals in mehrere Teilbereiche und korrigiert Teilbereich um Teilbereich die Asymmetrie des Eingangssignals gemäß dem Kompensationswert αi entsprechend dem Kompensationssignal S8. Dementsprechend wird die Asymmetrie der Lesedaten RD detektiert und korrigiert, während die Lesedaten eingegeben werden, wobei somit eine äußerst genaue und effektive Korrektur sichergestellt wird.
(2) Der Asymmetrie-Kompensator 34 bestimmt den Kompensationswert in einer Richtung von einem Teilbereich nahe Null (Basislinie) zu einem Teilbereich, in welchem die Amplitude allmählich zunimmt. Das heißt, der Kompensationswert wird gemäß der Charakteristik des Lesesignals (der Charakteristik der Kopfeinheit 14) bestimmt, deren Asymmetrie zunimmt, während die Amplitude allmählich zunimmt.
(3) Der Asymmetrie-Kompensator 34 verwendet den für einen Teilbereich bestimmten Kompensationswert einer kleinen Ampli tude als den anfänglichen Kompensationswert für den nächsten Teilbereich. Die Verwendung des Kompensationswertes auf diese Weise verkürzt die zum Bestimmen des Kompensationswertes erforderliche Zeit im Vergleich zu dem Fall, in dem der Anfangswert auf z.B. Null zurückgesetzt wird.
(4) Während einer Berechnung von Dispersionswerten beschränkt der Signalprozessor 15 die Operation der Schleife durch Stoppen oder Halten der AGC-Schleife und PLL-Steuerung oder Ändern der Schleifenkonstante. Dementsprechend liefern der Dispersionswert-Rechner 37 und der Asymmetrie-Kompensator schnell Kompensationswerte mit hoher Präzision, ohne durch den AGC/PLL beeinflußt zu werden.
(5) Der Signalprozessor 15 stabilisiert zuerst den AGC/PLL gemäß den Lesedaten RD eines aus dem ersten Musterbereich 92c gelesenen periodischen Musters und ermittelt dann Dispersionswerte gemäß den Lesedaten RD eines Zufallsmusters, das aus dem zweiten Musterbereich 92d gelesen wurde. Dies liefert Dispersionswerte mit hoher Präzision, während der Einfluß des AGC/PLL auf die Berechnung der Dispersionswerte reduziert wird.

In der ersten Ausführungsform kann ein Asymmetrie-Kompensator 101 wie in 14 dargestellt verwendet werden. Dieser Asymmetrie-Kompensator 101 enthält drei Teilkompensatoren 102a, 102b und 102c und einen Selektor 103. Jeder der Teilkompensatoren 102a – 102c enthält Teilkompensationsteile 104p und 104n, die symmetrisch zur Basislinie vorgesehen sind, und einen Selektor 105. Der Asymmetrie-Kompensator 101 korrigiert beinahe gleichzeitig die Asymmetrie in Richtungen zu der positiven Amplitude und der negativen Amplitude von nahe Null aus. Dies verkürzt die Zeit, die erforderlich ist, um die Asymmetrie zu korrigieren.
Zweite Ausführungsform
15 ist ein schematisches Blockdiagramm eines Signalprozessors oder einer Lesekanal-LSI (Signalprozessor) 111 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Die Lesekanal-LSI 111 enthält zusätzlich zu dem Aufbau der ersten Ausführungsform erste und zweite Basislinien-Kompensationsdetektoren 112 und 113, drei Register 114, 115 und 116 und einen DAC 117. Die ersten und zweiten Basislinien-Kompensationsdetektoren 112 und 113 haben den gleichen Aufbau und sind vorgesehen, um die Notwendigkeit für die Basislinienkorrektur zu bestimmen. In 15 sind der AGC 31, das Analogfilter 32, der Asymmetrie-Kompensator 34, die Schleifensteuerschaltung 36, der Dispersionswert-Rechner 37, das Schleifenfilter 38, der Multiplizierer 39 und der Addierer 35 nicht dargestellt.
Der erste Detektor 112 enthält erste und zweite Komparatoren 121 und 122, ein UND-Gatter 123 und eine Zählerschaltung 124.
Der erste Komparator 121 empfängt das wellenformentzerrte Signal S3 von dem DFE 35 und eine erste Detektionsbereichsspannung +Ref+Δ und gibt ein H-Pegel-Signal ab, wenn die Spannung des wellenform-entzerrten Signals S3 niedriger als die erste Detektionsbereichsspannung +Ref+Δ ist. Die erste Detektionsbereichsspannung +Ref+Δ ist höher als die positive Referenzspannung +Ref der Entscheidungsschaltung 43 eingestellt.
Der zweite Komparator 122 empfängt von dem DFE 35 das wellenform-entzerrte Signal S3 und eine zweite Detektionsbereichsspannung +Ref-Δ und gibt ein H-Pegel-Signal ab, wenn die Spannung des wellenform-entzerrten Signals S3 höher als die zweite Detektionsbereichsspannung +Ref-Δ ist. Die zweite Detektionsbereichsspannung +Ref-Δ ist niedriger als die positive Referenzspannung +Ref der Entscheidungsschaltung 43 eingestellt.
Das UND-Gatter 123 gibt ein H-Pegel-Signal ab, wenn die Spannung des wellenform-entzerrten Signals S3 zwischen der ersten Detektionsbereichsspannung +Ref+Δ und der zweiten Detektionsbereichsspannung +Ref-Δ liegt.
Die Zählerschaltung 124 löscht als Antwort auf ein Freigabesignal END, das einen L-Pegel hat, den Zählwert und zählt das Abtasttaktsignal SCK als Antwort auf das Freigabesignal END mit H-Pegel und das H-Pegel-Signal von dem UND-Gatter 123. Die Zählerschaltung 124 zählt die Zahl von Abtastungen des wellenform-entzerrten Signals S3, dessen Spannung zwischen den ersten und zweiten Detektionsbereichsspannungen +Ref+Δ und +Ref-Δ liegt. Das heißt, die Zahl von Abtastungen des wellenform-entzerrten Signals in der Umgebung der positiven Referenzspannung +Ref wird gezählt. Die durch die Zählerschaltungen 24 gezählte erste Abtastzahl wird im ersten Register 124 gespeichert.
Der zweite Detektor 113 zählt die Zahl von Abtastungen des wellenform-entzerrten Signals S3, dessen Spannung zwischen einer ersten Detektionsbereichsspannung -Ref+Δ und einer zweiten Detektionsbereichsspannung -Ref-Δ liegt, und speichert die gezählte zweite Abtastzahl in dem zweiten Register 115. Die erste Detektionsbereichsspannung -Ref+Δ ist höher als die negative Referenzspannung -REF eingestellt, und die zweite Detektionsbereichspannung -Ref-Δ ist niedriger als die negative Referenzspannung -Ref eingestellt.
Die MPU 117 empfängt die ersten und zweiten Abtastzahlen, die in dem ersten und zweiten Register 114 bzw. 115 gespeichert sind, über den Bus 21 und bestimmt, ob eine Basislinienkorrektur benötigt wird, und berechnet einen Kompensationswert, der auf diesen beiden Abtastzahlen basiert. Konkret bestimmt die MPU 17, daß eine Basislinienkorrektur notwendig ist, wenn die Differenz zwischen den ersten und zweiten Abtastzahlen größer als ein vorbestimmter Wert ist. Der vorbestimmte Wert ist gemäß dem Toleranzbereich der Asymmetrie voreingestellt. Die MPU 17 berechnet dann einen Basiskompensationswert basierend auf der Differenz zwischen beiden Abtastzahlen und aktualisiert den in dem dritten Register 116 gespeicherten Kompensationswert mit dem berechneten.
Der DAC 117 empfängt den in dem dritten Register 116 gespeicherten Kompensationswert und versorgt den ADC 33 mit einer Zwischenspannung VRM gemäß dem Eingangssignal. Der ADC 33 empfängt das gefilterte Lesesignal RD von dem Analogfilter 32, die hohe Referenzspannung VRH, eine niedrige Referenzspannung VRL und die Zwischenspannung VRM von dem DAC 117 und wandelt das gefilterte Lesesignal RD mit dem gleichen Pegel wie die Zwischenspannung VRM in ein digitales Signal mit einen Wert Null um. Ein Ändern des Pegels der Zwischenspannung VRM korrigiert daher den Pegel des gefilterten Lesesignals RD, das in ein digitales Signal mit einem wert Null umgewandelt werden soll, oder korrigiert die Basislinie.
Die eine Basislinie korrigierende Routine wird nun mit Verweis auf das Flußdiagramm in 16 diskutiert.
In dem ersten Schritt 131 gibt die MPU 17 das Freigabesignal ENB mit einem H-Pegel ab, welches eine Messung zum Korrigieren der Asymmetrie einleitet. In Schritt 132 mißt die Lesekanal-LSI 111 einen Asymmetriefehler durch Zählen der Zahlen von Abtastungen nahe den positiven und negativen Referenzspannungen. Der gemessene Wert wird von der Lesekanal-LSI 111 an die MPU 17 gegeben.
In Schritt 134 bestimmt die MPU 17 auf der Basis des gemessenen Wertes, ob die Asymmetrie innerhalb des Toleranzbereichs liegt. Wenn die Asymmetrie außerhalb des Toleranzbereichs liegt, geht der Ablauf weiter zu Schritt 135. In Schritt 135 wird auf der Basis des gemessenen Wertes ein Kompensationswert berechnet, und der Kompensationswert in dem dritten Register 116 in der Lesekanal-LSI 111 wird mit diesem berechneten Wert aktualisiert. Der Ablauf geht dann zu Schritt 133. Wenn die Asymmetrie innerhalb des Toleranzbereichs in Schritt 134 liegt, wird die Routine beendet. Die Basislinie wird korrigiert, indem die Messung des Asymmetriefehlers und die Einstellung des Kompensationswertes auf diese Weise wiederholt werden.
Danach korrigiert die Lesekanal-LSI 111 die Asymmetrie unter Verwendung einer Approximation mit einer Polygonlinie gemäß der ersten Ausführungsform.
Die Basislinienkorrektur ist für eine reproduzierte Wellenform effektiv, die eine große Asymmetrie aufweist. Das heißt, die Hochpräzisionskorrektur wird durch Korrigieren der Asymmetrie bis zu einem gewissen Grad erreicht, indem die Basislinienkorrektur implementiert und dann die eine Asymmetrie korrigierende Routine der ersten Ausführungsform ausgeführt wird.
Die Lesekanal-LSI 111 gemäß der zweiten Ausführungsform hat die folgenden Vorteile.

(1) Die ersten und zweiten Basislinien-Kompensationsdetektoren 112 und 113 ermitteln Dispersionswerte innerhalb vorbestimmter Bereiche um die Referenzpegel +Ref und -Ref. Die MPU 17 berechnet Kompensationswerte auf der Basis der Dispersionswerte. Gemäß den Kompensationswerten korrigiert die DAC 117 die dazwischenliegende Referenzspannung VRM zum Bestimmen des Nullpegels, der von dem ADC 33 ausgegeben werden soll, oder korrigiert die Basislinie. Daher wird die Asymmetrie während einer Dateneingabe gemessen, und die Basislinie wird auf der Basis des Ergebnisses der Messung korrigiert.
(2) Wenn das wellenform-entzerrte Signal S3 innerhalb vorbestimmter Bereiche um die vorbestimmten Referenzpegel +Ref und -Ref vorhanden ist, zählt die Zählerschaltung 124 den Abtasttakt SCK. Daher wird auf der Basis des Zählwertes eine Dispersion in der Umgebung der Referenzpegel einfach gemessen.

Die Dispersionswerte des wellenform-entzerrten Signals können ermittelt werden, indem vier oder mehr Referenzpegel einer geradzahligen Anzahl statt zwei Referenzpegel +Ref und -Ref verwendet werden.
Die MPU 17 kann die ersten und zweiten Abtastzahlen von den ersten und zweiten Detektoren 112 und 113 direkt empfangen, statt sie von den ersten und zweiten Registern 114 und 115 zu empfangen.
Dritte Ausführungsform
17 ist ein schematisches Blockdiagramm eines Signalprozessors oder einer Lesekanal-LSI 150 gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Von der MPU 17 gelieferte Schreibdaten werden über eine erste Schnittstellenschaltung 231 an einen Verwürfler 232 geliefert. Der Verwürfler 232 führt einen Verwürfelungsprozeß zum Ändern der Reihenfolge von Bits in den Schreibdaten gemäß einem vorbestimmten Prozeß durch und liefert verwürfelte Schreibdaten an einen Codierer 233. Der Codierer 233 codiert die verwürfelten Schreibdaten gemäß einem vorbestimmten RLL-(Lauflängenbeschränkten) Code (konkret einen RLL-(1,7)-Code). Der Codierer 233 fügt den codierten Daten Präambeldaten enthaltende Steuerdaten zum Steuern einer Leseoperation hinzu. Der Codierer 233 liefert das resultierende Signal an einen Schreib-Vorkomparator 234.
Der Schreib-Vorkomparator 234 empfängt von dem Codierer 233 die codierten Daten und unterzieht die codierten Daten einem Prozeß zum Korrigieren der Datenschreibzeitsteuerung auf der Magnetplatte 13. Der eine Zeitsteuerung korrigierende Prozeß wird ausgeführt, um zu verhindern, daß die Positionen einer Schreibinformation ("1", "0") auf der Magnetplatte 13 infolge des Einflusses der benachbarten Magnetpole abweichen. Der Schreib-Vorkomparator 234 wandelt die codierten Daten nach der Korrektur in Daten gemäß dem NRZI-Format um und gibt dann die resultierenden Daten aus.
Ein Schreib-Flipflop (F/F) 235 empfängt die codierten Daten von dem Schreib-Vorkomparator 234 und liefert ein Schreibsignal WD an den Schreibkopf 14a der Kopfeinheit 14, die aus einer Spule besteht. Das Schreib-F/F 235 liefert einen den Schreibdaten entsprechenden Strom an die Magnetplatte 13. Dieser Strom bildet Magnetpole auf der Magnetplatte 13, wodurch auf der Magnetplatte 13 eine Information aufgezeichnet wird, die Daten, die Präambel und das Sync-Byte einschließt.
Der Lesekopf 14b der Kopfeinheit 14 enthält einen MR-(Magnetowiderstands)-Kopf und versorgt einen Vorprozessor 236 mit einem Lesesignal RD, das einer Änderung in den Magnetpolen der Magnetplatte 13 entspricht. Der Vorprozessor 236 verstärkt und filtert das Lesesignal RD, wodurch ein gefiltertes Lesesignal erzeugt wird, dessen Frequenz für eine Demodulation und Decodierung geeignet ist. Der Vorprozessor 236 wandelt das gefilterte Lesesignal in ein digitales Lesesignal um, entzerrt das digitale Lesesignal und sendet das entzerrte digitale Lesesignal an einen DFE 237.
Der DFE 237 führt eine Wellenform-Entzerrung und Bestimmungsprozesse an dem entzerrten digitalen Signal von dem Vorprozessor 236 gemäß dem Abtasttakt SCK von einer PLL-Schaltung 238 durch und erzeugt ein Entscheidungssignal. Die PLL-Schaltung 238 erzeugt den mit dem Lesesignal RD synchronen Abtasttakt SCK durch Verwenden des Entscheidungssignals von dem DFE 237.
Ein Decodierer 239 empfängt das Entscheidungssignal von dem DFE 237, decodiert das Entscheidungssignal gemäß dem RLL-Code und liefert die decodierten Daten an einen Entwürfler 240. Der Entwürfler 240 führt einen Entwürfelungsprozeß durch, der die Bits der decodierten Daten gemäß einem vorbestimmten Prozeß neu anordnet, folglich entwürfelte decodierte Daten erzeugend. Die entwürfelten decodierten Daten werden über eine zweite Schnittstellenschaltung 241 als Lesedaten an die MPU 17 geliefert.
18 ist ein schematisches Blockdiagramm, das den Vorprozessor 236 und den DFE 237 veranschaulicht. Der DFE 237 enthält ein Vorwärtsfilter 237a, einen Addierer 237b, eine Entscheidungsschaltung 237c und ein Rückkopplungsfilter 237d.
Das Vorwärtsfilter 237a, das vorzugsweise ein FIR(Finite-Impulsantwort)-Filter ist, empfängt das entzerrte digitale Signal von dem Vorprozessor 236 und filtert es auf solch eine Weise, um das S/N-Verhältnis des digitalen Signals zu maximieren, wodurch ein gefiltertes digitales Signal erzeugt wird.
Der Addierer 237b addiert das gefilterte digitale Signal von dem Vorwärtsfilter 237a und das Rückkopplungssignal von dem Rückkopplungsfilter 237d, ein wellenform-entzerrtes Signal erzeugend.
Die Entscheidungsschaltung 237c vergleicht das wellenform-entzerrte Signal von dem Addierer 237b mit einer Referenzspannung und erzeugt ein Entscheidungssignal mit einem Entscheidungsergebnis "1" oder "0".
Das Rückkopplungsfilter 237d, das vorzugsweise ein FIR-Filter ist, empfängt von der Entscheidungsschaltung 237c das Entscheidungssignal und erzeugt das Rückkopplungssignal S2 durch Eliminieren einer Zwischensymbolintereferenz von dem Entscheidungssignal. Das Rückkopplungssignal S2 wird von dem Rückkopplungsfilter 237d an den Addierer 237b geliefert. Diese Rückkopplungsschleife liefert ein reproduziertes Signal, das frei von Interferenz von alten Bits ist.
Wieder bezugnehmend auf 17 empfängt ein Steuerungsdatendetektor 242 das Entscheidungssignal von dem DFE 237, detektiert Steuerungsdaten (Präambel und Sync-Byte) zum Steuern des Auslesens aufgezeichneter Daten und eine Information (Servomarkierung) für eine Servosteuerung und sendet Detektionssignale an eine Sequenzsteuereinheit 243 und die MPU 17.
Die Sequenzsteuereinheit 243 empfängt die Detektionssignale von dem Detektor 242 und das Schreib/Lesesteuersignal von der MPU 17 und steuert den Signalprozessor 150 gemäß einer vorbestimmten Schreib/Lesesequenz.
Wenn ein Sync-Byte-Detektionssignal nach Liefern einer Leseoperation an den Signalprozessor 150 empfangen wird, verarbeitet die MPU 17 die Lesedaten nach dem Sync-Byte als aufgezeichnete Daten.
Wie in 18 gezeigt ist, enthält der Vorprozessor 236 einen Verstärker mit selbsttätiger Verstärkungssteuerung (AGC) 236a, ein als Analogfilter dienendes Tiefpaßfilter 236b, einen Analog-Digital-Wandler (ADC) 236c, einen FIR-Entzerrer 236d und eine Koeffizienten-Aktualisierschaltung 236e.
Der AGC 236a verstärkt das Lesesignal RD von dem Kopf 14 und sendet das verstärkte Lesesignal an das Tiefpaßfilter 236b. Das Tiefpaßfilter 236b filtert das verstärkte Lesesignal von dem AGC 236a, wobei so ein gefiltertes Lesesignal erzeugt wird, dessen Frequenz für eine Demodulation und Decodierung geeignet ist. Der AGC 236c empfängt das gefilterte Lesesignal von dem Tiefpaßfilter 236b und wandelt das gefilterte Lesesignal durch Abtasten des gefilterten Lesesignals gemäß dem Abtasttakt SCK in ein digitales Signal um.
Der FIR-Entzerrer 236d entzerrt die Wellenform des digitalen Signals gemäß der Übertragungsleitung Zx von der Kopfeinheit 14 zum Vorprozessor 236 und der Übertragungscharakteristik des analogen Signals von dem AGC 236a zum Tiefpaßfilter 236b, wobei so ein entzerrtes digitales Signal Za(n) entsprechend einer vorbestimmten Übertragungscharakteristik erzeugt wird. Es ist vorzuziehen, daß der FIR-Entzerrer 236d ein FIR-Filter enthalten sollte.
19 ist ein schematisches Blockdiagramm des FIR-Entzerrers 236d. Der FIR-Entzerrer 236d hat ein Schieberegister 251, das eine Mehrzahl von (in diesen Fall fünf) Registern 251a bis 251e, fünf Multiplizierer 252a bis 252e entsprechend den Registern 251a – 251e und einen Addierer 253 enthält.
Die Register 251a – 251e sind in Reihe verbunden, und jedes Register tastet das digitale Signal von dem ADC 236c oder das digitale Signal von der vorherigen Stufe des Registers ab und liefert die abgetasteten Daten an die nächste Stufe eines Registers. Das heißt, das Schieberegister 251 speichert abgetastete alte Daten.
Die Multiplizierer 252a – 252e empfangen jeweils Daten D1 bis D5, die in den jeweiligen Registern 251a – 251e gespeichert sind, und vorbestimmte Koeffizienten C1 bis C5, die von der Koeffizienten-Aktualisierschaltung 236e geliefert werden, und multipliziert die Daten D1 – D5 in dieser Reihenfolge mit den Koeffizienten C1 – C5. Der Addierer 253 empfängt die Multiplikationsergebnisse von den Multiplizierern 252a – 252e und addiert die fünf Multiplikationsergebnisse, um dadurch ein entzerrtes digitales Signal Za(n) zu erzeugen.
Wieder verweisend auf 18 berechnet die Koeffizienten-Aktualisierschaltung 236e die Koeffizienten C1 – C5 unter Verwendung eines von dem Addierer 237b abgegebenen addierten Signals ya(n) und eines von der Entscheidungsschaltung 237c abgegebenen Entscheidungssignals yb(n). Die einzelnen Koeffizienten C1 – C5 werden aus den folgenden Gleichungen unter Verwendung eines LMS-Algorithmus (kleinste mittlere Quadrate) ermittelt. C1 = C1b + μ · D1 · ER C2 = C2b + μ · D2 · ER C3 = C3b + μ · D3 · ER C4 = C4b + μ · D4 · ER C5 = C5b + μ · D5 · ERworin C1b – C5b Koeffizienten vor einem Aktualisieren sind, ER ein Fehler zwischen dem addierten Signal ya(n) und dem Entscheidungssignal yb(n) (ya(n) – yb(n)) ist, D1 – D5 in den jeweiligen Registern 251a – 251b zu speichernde Daten sind und μ eine Schrittweite ist.
Die Koeffizienten-Aktualisierschaltung 236e enthält einen Fehlerberechnungs-Addierer 255 und einen Koeffizienten-Rechner 256. Der Fehlerberechnungs-Addierer 255 addiert das addierte Signal ya(n) und das Entscheidungssignal yb(n) miteinander, ein Entzerrungsfehlersignal ER (ya(n) – yb(n)) erzeugend. Der Koeffizienten-Rechner 256 empfängt das Entzerrungsfehlersignal ER von dem Fehlerberechnungs-Addierer 255 und berechnet den mittleren quadratischen Fehler des Entzerrungsfehlersignals ER. Der Koeffizienten-Rechner 256 berechnet die Koeffizienten C1 – C5 auf solch eine Weise, um den berechneten mittleren quadratischen Fehler zu minimieren. Der Koeffizienten-Rechner 256 enthält mehrere Koeffizienten berechnende Teile, die in Verbindung mit den Koeffizienten C1-C5 vorgesehen sind.
20 ist ein schematisches Blockdiagramm des Koeffizienten berechnenden Teils für den Koeffizienten C1. Da die Koeffizienten berechnenden Teile für die restlichen Koefffi zienten C2 – C5 die gleichen Strukturen wie der Koeffizienten berechnende Teil für den Koeffizienten C1 aufweisen, sind sie im Diagramm nicht dargestellt.
Der Koeffizienten-Rechner 256 enthält zwei Register 256a und 256b, einen Multiplizierer 256c, zwei Addierer 256d und 256e, eine Gatterschaltung 256f, eine Schrittweiten-Einstellschaltung 256g und eine Anfangswert-Einstellschaltung 256h.
Das erste Register 256a tastet im ersten Register 251a in dem FIR-Entzerrer 236d gespeicherte Daten D1 synchron mit dem Abtasttakt SCK ab und versorgt den Multiplizierer 256c mit den abgetasteten Daten D1.
Der Multiplizierer 256c multipliziert die abgetasteten Daten D1 von dem ersten Register 256a mit den Entzerrungsfehlersignal ER und der vorbestimmten Schrittweite μ von der Schrittweiten-Einstellschaltung 256g und liefert das Multiplikationsergebnis (μ · D1 · ER) an den ersten Addierer 256d.
Der erste Addierer 256d addiert das Multiplikationsergebnis von dem Multiplizierer 256c und den Koeffizienten C1b vor einem Aktualisieren von dem zweiten Register 256b und sendet das Additionsergebnis (C1b + μ · D1 · ER) an die Gatterschaltung 256f.
Wenn ein Steuersignal CT von der MPU 17 einen H-Pegel aufweist, sendet die Gatterschaltung 256f das Additionsergebnis vom ersten Addierer 256d an den zweiten Addierer 246e.
Der zweite Addierer 256e wird mit einem Anfangswert CIN von der Anfangswert-Einstellschaltung 256h versorgt, wenn der zweite Addierer 256e die erste Operation durchführt, und wird anstelle des Anfangswertes CIN in nachfolgenden Operationen mit "0" versorgt.
Der zweite Addierer 256e sendet den Anfangswert CIN in der ersten Operation an das zweite Register 256b. In den nachfolgenden Operationen sendet der zweite Addierer 256e das Additionsergebnis (C1b + μ · D1 · ER) von dem ersten Addierer 256d an das zweite Register 256b.
Das zweite Register 256b tastet das Additionsergebnis von dem zweiten Addierer 256e synchron mit dem Abtasttakt SCK ab und liefert das abgetastete Additionsergebnis als neuen Koeffizienten C1 (C1b + μ · D1 · ER) an den ersten Multiplizierer 252a des FIR-Entzerrers 236d. Der erste Multiplizierer 252a multipliziert die Daten D1 mit dem neuen Koeffizienten C1.
Der Signalprozessor 150 gemäß der dritten Ausführungsform weist die folgenden Vorteile auf.

(1) Der FIR-Entzerrer 236d versorgt den DFE 237 mit dem entzerrten digitalen Signal Za(n), das den mittleren quadratischen Fehler zwischen dem addierten Signal von dem Addierer 237b und dem Entscheidungssignal von der Entscheidungsschaltung 237c minimiert. Das digitale Signal Za(n) ist frei von Rauschen, das in dem Analogsignalsystem infolge von Gebrauchsbedingungen, Fertigungsschwankungen und zeitabhängigen Änderungen erzeugt wird. Es ist daher unnötig, die Koeffizienten des Vorwärtsfilters 237a und des Rückkopplungsfilters 237d in Anbetracht von derartigem Rauschen einzustellen. Mit anderen Worten, die Koeffizienten des Vorwärtsfilters 237a und des Rückkopplungsfilters 237d müssen nur für die Charakteristik des FIR-Entzerrers 236d optimiert werden. Dies beseitigt den Bedarf an einem Koeffizienten-Rechner für das Vorwärtsfilter 237a und das Rückkopplungsfilter 237d, wodurch die Schaltungsfläche des DFE 237 dementsprechend reduziert wird. Der Koeffizienten-Rechner 256 weist fünf Koeffizienten berechnende Teile in Verbindung mit der Zahl von Abgriffen des FIR-Entzerrers 236d (in dieser Ausführungsform fünf) auf. Die Zahl von Abgriffen des FIR-Entzerrers 236d ist jedoch signifikant kleiner als die Zahl von Abgriffen des Vorwärtsfilters 237a und des Rückkopplungsfilters 237d. Daher wird eine Zunahme in der Schaltungsfläche des DFE 237, der mit dem Koeffizienten-Rechner 256 verbunden ist, unterdrückt.
(2) Die einzelnen Koeffizienten C1 – C5 des FIR-Entzerrers 236d werden eingestellt, um den mittleren quadratischen Fehler zwischen dem addierten Signal ya(n) von dem Addierer 237b und dem Entscheidungssignal yb(n) von dem DFE 237 zu minimieren. Das heißt, da die Koeffizienten C1 – C5 des FIR-Entzerrers 236d auf der Basis des Entscheidungsergebnisses von dem DFE 237 aktualisiert werden, kann der DFE 237 eine Hochpräzisionsentscheidung treffen.

Vierte Ausführungsform
21 ist ein schematisches Blockdiagramm, das einen Vorprozessor 301 und einen DFE 237 veranschaulicht. Der Vor prozessor 301 enthält einen Replikatsignalgenerator 258 und einen Addierer 259. Der Replikatsignalgenerator 258 enthält eine Differentialschaltung 260 und ein FIR-Filter 261, wie in 22 gezeigt ist.
Die Differentialschaltung 260 enthält einen Addierer 260a und ein Register 260b, das als Verzögerungsschaltung dient. Das Lesesignal RD, das periodischen Schreibdaten (Präambeldaten) entspricht, die durch die MPU 17 erzeugt wurden, wird von der Kopfeinheit 14 an den Addierer 260a und das Register 260b geliefert und wird durch den Addierer 260a und das Register 260b differenziert.
Das FIR-Filter 261 enthält ein Schieberegister 262, das aus fünf Registern 262a bis 262e entsprechend der Zahl von Abgriffen des FIR-Entzerrers 236d besteht, fünf Multiplizierer 263a bis 263e, die mit den Registern 262a – 262e verbunden sind, einen Addierer 264 und ein Ausgaberegister 265.
Die Register 262a – 262e sind in Reihe geschaltet, und jedes Register tastet das differenzierte Lesesignal synchron mit dem Abtasttakt SCK ab und liefert die abgetasteten Daten an das nächste Register und hält auch vorübergehend die abgetasteten Daten.
Die in den Registern 262a – 262e gespeicherten Daten DA1 – DA5 werden jeweils an die Multiplizierer 263a – 263e geliefert. Die Multiplizierer 263a – 263e empfangen jeweils die Daten DA1 – DA5 und vorbestimmte Koeffizienten CA1 – CA5 und multiplizieren jeweils die Daten DA1 – DA5 mit den vorbestimmten Koeffizienten CA1 – CA5. Die Multiplizierer 263a-263e liefern dann die Multiplikationsergebnisse an den Addierer 264. Die Koeffizienten CA1 – CA5 sind auf solch eine Weise voreingestellt, daß das Lesesignal RD entsprechend den Schreibdaten (Präambeldaten) gemäß einer vorbestimmten Zielcharakteristik entzerrt wird.
Der Addierer 264 addiert die fünf Operationsergebnisse von den Multiplizierern 263a – 263e und liefert das Additionsergebnis an das Register 265. Das Additionsergebnis des Addierers 264 ist das digitale Signal, das durch Entzerren des den Schreibdaten (Präambeldaten) entsprechenden Lesesignals RD gemäß der vorbestimmten Zielcharakteristik ermittelt wird.
Das Register 265 tastet das Additionsergebnis von dem Addierer 264 synchron mit dem Abtasttakt SCK ab und liefert das abgetastete Additionsergebnis als ein Replikatsignal Zb(n) an den Addierer 259. Das Replikatsignal Zb(n) ist das Signal, das erzeugt wird, wenn der DFE 237 das Lesesignal RD entsprechend bekannten Schreibdaten mit einer idealen Charakteristik entzerrt.
Der Addierer 259 empfängt das Replikatsignal Zb(n) von dem Replikatsignalgenerator 258 und das entzerrte digitale Signal Za(n) von dem FIR-Entzerrer 236d und erzeugt ein Fehlersignal err1 (Za(n) – Zb(n)). Das heißt, der Addierer 259 berechnet einen Fehler mit einem Wert zwischen dem Replikatsignal Zb(n) und dem entzerrten digitalen Signal Za(n), das durch den FIR-Entzerrer 236d aus dem tatsächlichen Lesesignal RD erzeugt wurde.
Der Koeffizienten-Rechner 302 empfängt das Fehlersignal err1 von dem Addierer 259 und das entzerrte Fehlersignal ER von dem Fehlerberechnungs-Addierer 255 und wählt gemäß einem Umschaltsteuersignal SERC von der MPU 17 entweder das Fehlersignal err1 oder das entzerrte Fehlersignal ER aus. Der Koeffizienten-Rechner 302 berechnet die einzelnen Koeffizienten C1 – C5 des FIR-Entzerrers 236d gemäß den oben erwähnten Korrelationsgleichungen des LMS-Algorithmus unter Verwendung des ausgewählten Fehlersignals.
Wenn das Fehlersignal err1 ausgewählt wird, berechnet der Koeffizienten-Rechner 302 die einzelnen Koeffizienten C1-C5, um den mittleren quadratischen Fehler zwischen dem entzerrten digitalen Signal Za(n) von dem FIR-Entzerrer 236d und dem Replikatsignal Zb(n) von dem Replikatsignalgenerator 258 zu minimieren.
Wenn das Fehlersignal ER ausgewählt wird, berechnet der Koeffizienten-Rechner 302 die einzelnen Koeffizienten C1-C5, um den mittleren quadratischen Fehler zwischen dem addierten Signal von dem Addierer 237b in dem DFE 237 und dem Entscheidungssignal von der Entscheidungsschaltung 237c zu minimieren.
Wenn die HDC 19 zu arbeiten beginnt und wenn ein Fehler infolge einer Zunahme in Fehlern auftritt, stellt die MPU 17 das Umschaltsteuersignal SERC auf einen H-Pegel ein, um das Fehlersignal err1 auszuwählen. Zu dieser Zeit gestattet, wenn die Präambeldaten von der Magnetplatte 13 gelesen werden, die MPU 17 der Kopfeinheit 14, das Lesesignal RD entsprechend den Präambeldaten an den Replikatsignalgenerator 258 zu liefern. Der FIR-Entzerrer 236d erzeugt das entzerrte digitale Signal Za(n) aus dem Lesesignal RD entsprechend den Präambeldaten und erzeugt ein Fehlersignal err1 zwischen dem entzerrten digitalen Signal Za(n) und dem Replikatsignal Zb(n). Der Koeffizienten-Rechner 302 berechnet die optimalen Koeffizienten C1 – C5 unter Verwendung des Fehlersignals err1.
Wenn der HDC 19 im normalen Betrieb ist und wenn kein Fehler auftritt, stellt die MPU 17 das Umschaltsteuersignal SERC auf einen L-Pegel ein, um das entzerrte Fehlersignal ER auszuwählen. Zu dieser Zeit wird das Lesesignal RD für die Präambeldaten von der Kopfeinheit 14 nicht an den Replikatsignalgenerator 258 geliefert.
Der Vorprozessor 236 enthält eine AGC-Schleifensteuerschaltung 266 und eine Zeitsteuerungswiederherstellungs-PLL 267. Die AGC-Schleifensteuerschaltung 266 empfängt das entzerrte Fehlersignal ER und das Fehlersignal err1 und wählt eines von ihnen gemäß dem Umschaltsteuersignal SERC von der MPU 17 aus. Basierend auf dem ausgewählten Fehlersignal (Amplitudenfehler) stellt die AGC-Schleifensteuerschaltung 266 die Verstärkung des AGC 236a auf solch eine Weise ein, daß das Ausgangssignal des AGC 236a die optimale Amplitude aufweist.
Wenn das Fehlersignal err1 ausgewählt wird, wird auf der Basis des Fehlersignals err1 die Verstärkung des AGC 236a eingestellt. Wenn das entzerrte Fehlersignal ER ausgewählt wird, wird die Verstärkung des AGC 236a auf der Basis dieses entzerrten Fehlersignal ER eingestellt.
Die Zeitsteuerungswiederherstellungs-PLL 267 empfängt das entzerrte Fehlersignal ER (Phasenfehler), auf dessen Basis die Zeitsteuerungswiederherstellungs-PLL 267 die Frequenz des Abtasttaktes SCK auf solch eine weise einstellt, daß der ADC 236c ein Abtasten mit der optimalen Zeitsteuerung durchführt.
Der Signalprozessor gemäß der vierten Ausführungsform weist die folgenden Vorteile auf.

(1) Der Replikatsignalgenerator 258 reproduziert das entzerrte digitale Signal (Replikatsignal Zb(n)), das aus dem Lesesignal RD entsprechend den Präambeldaten gemäß der idea len rauschfreien Charakteristik erzeugt wurde. Das heißt, der Replikatsignalgenerator 258 erzeugt das ideale rauschfreie Replikatsignal Zb(n) synchron mit dem entzerrten digitalen Signal Za(n). Wenn der FIR-Entzerrer 236d das entzerrte digitale Signal Za(n) tatsächlich aus dem Lesesignal RD entsprechend den Präambeldaten erzeugt, die durch die Kopfeinheit 14 gelesen wurden, kann dieses entzerrte digitale Signal Za(n) Rauschen enthalten, das in dem Analogsystem infolge von Verwendungsbedingungen, Fertigungsschwankungen und zeitabhängigen Änderungen erzeugt wird. Der Addierer 259 erzeugt das Fehlersignal err1 (Za(n)-Zb(n)) zwischen dem Replikatsignal Zb(n) und dem tatsächlichen entzerrten digitalen Signal Za(n), und der Koeffizienten-Rechner 302 berechnet die optimalen Koeffizienten C1 – C5 unter Verwendung des Fehlersignals err1. Dementsprechend wird der Pegel des Fehlers entsprechend Rauschen genau ermittelt. Außerdem ist, da die Signale nicht durch den DFE 237 gehen, die Berechnungstrainingszeit für die Koeffizienten C1 – C5 oder die Zeit, während die Koeffizienten konvergieren, relativ kurz.
(2) Die Verstärkung des AGC 236a wird auf der Basis des Fehlersignals err1 (Za(n) – Zb(n)) eingestellt, und die für die Einstellung benötigte Zeit ist relativ kurz, da die Signale nicht durch den DFE 237 gehen.

Gemäß der vierten Ausführungsform kann das Replikatsignal Zb(n) gemäß den Sync-Daten statt den Präambeldaten erzeugt werden. Alternativ dazu kann die Replikatsignal Zb(n) gemäß sowohl den Präambeldaten als auch den Sync-Daten erzeugt werden.
Das Replikatsignal Zb(n) kann gemäß einem exklusiven Trainingsmuster erzeugt werden. In diesem Fall wird auf der Magnetplatte 13 das Trainingsmuster vor-geschrieben. Der Replikatsignalgenerator 258 erzeugt das Replikatsignal Zb(n) aus dem Lesesignal entsprechend dem Trainingsmuster.
In der vierten Ausführungsform können die Koeffizienten C1 – C5 unter Verwendung allein des Fehlersignals err1 berechnet werden.
Die Berechnung der Koeffizienten C1 – C5 kann z.B. jedesmal ausgeführt werden, wenn die Präambeldaten gelesen werden.
In den dritten und vierten Ausführungsformen können die Koeffizienten C1 – C5 des FIR-Entzerrers 236d festgelegt sein. In diesem Fall ist es vorzuziehen, einen Test zum Einstellen der Koeffizienten C1 – C5 auf der Basis des entzerrten digitalen Signals Za(n) durchzuführen, das frei von Rauschen ist, welches in dem Analogsignalsystem infolge von Gebrauchsbedingungen, Fertigungsschwankungen und zeitabhängigen Änderungen erzeugt wird.
Die dritten und vierten Ausführungsformen können ferner einen Koeffizienten-Rechner zum Einstellen der Koeffizienten des Vorwärtsfilters 237a und Rückkopplungsfilters 237b des DFE 237 durch Verwenden des entzerrten Fehlersignals ER aufweisen.
Diese Erfindung kann in einer Halbleitervorrichtung ver körpert sein, die den DFE 237 mit dem FIR-Entzerrer 236d aufweist.
Die vorliegende Erfindung kann nicht nur an eine Festplattenvorrichtung, sondern auch an ein Basisband-Digitalkommunikationssystem mit einem DFE angepaßt werden.

Claims

Halbleiterschaltung, enthaltend einen Entscheidungsrückkopplungsentzerrer (35) zum Wellenform-entzerren eines korrigierten Eingangssignals und Erzeugen eines Entscheidungssignals (S4) , worin der Entzerrer das wellenformentzerrte Signal (S3) mit einem vorbestimmten Referenzpegel vergleicht, um ein Entscheidungssignal mit ersten und zweiten Entscheidungswerten und ein Fehlersignal zwischen dem wellenform-entzerrten Signal und dem Entscheidungssignal zu erzeugen, welche Halbleiterschaltung gekennzeichnet ist durch: einen mit dem Entscheidungsrückkopplungsentzerrer verbundenen Dispersionswert-Rechner (37), um einen ersten Dispersionswert des Entscheidungssignals mit dem ersten Entscheidungswert und einen zweiten Dispersionswert des Entscheidungssignals mit dem zweiten Entscheidungswert unter Verwendung des Fehlersignals zu berechnen und ein Kompensationssignal unter Verwendung der ersten und zweiten Dispersionswerte zu erzeugen; und einen mit dem Entscheidungsrückkopplungsentzerrer und dem Dispersionswert-Rechner verbundenen Asymmetrie-Kompensator (34), um ein Eingangssignal zu empfangen und eine Asymmetrie des Eingangssignals gemäß dem Kompensationssignal zu korrigieren und das korrigierte Eingangssignal an den Entscheidungsrückkopplungsentzerrer zu liefern.
Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Eingangssignal einen vorbestimmten Amplitudenbereich aufweist und der Asymmetrie-Kompensator (34) den vorbestimmten Amplitudenbereich des Eingangssignals in eine Mehrzahl von Teilbereichen segmentiert und die Asymmetrie des Eingangssignals gemäß dem Kompensationssignal Teilbereich um Teilbereich korrigiert.
Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Asymmetrie-Kompensator eine Mehrzahl von für die jeweiligen Teilbereiche vorgesehenen Teilkompensatoren (711 – 716) zum Korrigieren der Asymmetrie des Eingangssignals in den jeweiligen Teilbereichen aufweist.
Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß jeder Teilkompensator einen Kompensationswert für das Eingangssignal mit einer kleineren Amplitude als derjenigen des nächsten Teilbereichs einstellt.
Halbleiterschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Dispersionswert-Rechner enthält: eine Quadratschaltung (51) zum Berechnen eines Quadrats des Fehlersignals; einen mit der Quadratschaltung verbundenen ersten Dispersionswert-Rechner (52), um den ersten Dispersionswert durch Integrieren des Quadrats und des ersten Entscheidungswertes des Entscheidungssignals zu berechnen; einen mit der Quadratschaltung verbundenen zweiten Dispersionswert-Rechner (53), um den zweiten Dispersionswert durch Integrieren des Quadrats und des zweiten Entscheidungswertes des Entscheidungssignals zu berechnen; und eine mit den ersten und zweiten Dispersionswert-Rechnern verbundene Berechnungsschaltung (54), um das Kompensationssignal als die Differenz zwischen dem ersten Dispersionswert und dem zweiten Dispersionswert zu berechnen.
Halbleiterschaltung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch: eine Schleife mit selbsttätiger Verstärkungssteuerung (AGC) (36, 49, 50) zum Empfangen des Eingangssignals und Erzeugen eines Eingangssignals mit einer optimalen Verstärkung unter Verwendung des Fehlersignals, worin der Asymmetrie-Kompensator das Eingangssignal mit der optimalen Verstärkung als sein Eingangssignal empfängt; und einen Phasenregelkreis (PLL) (46, 47, 48) zum Erzeugen eines Abtasttaktes unter Verwendung des Fehlersignals, worin der Entscheidungsrückkopplungsentzerrer das Entscheidungssignal gemäß dem Abtasttakt abtastet.
Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, daß Operationen der AGC-Schleife und des PLL gestoppt oder gehalten werden, während der Dispersionswert-Rechner das Kompensationssignal erzeugt.
Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, daß, wenn der Dispersionswert-Rechner das Kompensa tionssignal erzeugt, eine Operation der AGC-Schleife gesteuert wird, um eine Änderung in der Verstärkung des Eingangssignals zu verringern, und eine Operation des PLL gesteuert wird, um eine Änderung in der Frequenz des Abtasttaktes zu verringern.
Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, daß das Eingangssignal ein erstes Musterdatensignal enthält, das für Operationen der AGC-Schleife und des PLL geeignet ist, und ein zweites Musterdatensignal, das für Operatioen des Dispersionswert-Rechners geeignet ist.
Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet daß das erste Musterdatensignal ein periodisches Musterdatensignal enthält und das zweite Musterdatensignal ein Zufallsmusterdatensignal enthält.
Halbleiterschaltung nach Anspruch 1, enthaltend einen Analog-Digital-(A/D)-Wandler (33) zum Umwandeln eines analogen Eingangssignals in ein digitales Eingangssignal mit einer dazwischenliegenden Referenzspannung als eine Basislinie, welche Halbleiterschaltung gekennzeichnet ist durch: einen mit dem Entscheidungsrückkopplungsentzerrer verbundenen Basislinien-Kompensationsdetektor (112, 113, 17), um unter Verwendung des wellenform-entzerrten Signals einen Basislinien-Kompensationswert zu berechnen; und einen mit dem Basislinien-Kompensationsdetektor und dem A/D-Wandler verbundenen Digital-Analog-(D/A)-Wandler (117), um die dazwischenliegende Referenzspannung gemäß dem Basislinien-Kompensationswert zu erzeugen und die dazwischenliegende Referenzspannung an den A/D-Wandler zu liefern.
Halbleiterschaltung nach Anspruch 11, dadurch gekennzeichnet, daß der Basislinien-Kompensationsdetektor enthält: einen Zähler (124) zum Zählen eines Abtasttaktes, wenn das wellenform-entzerrte Signal in einem vorbestimmten Pegelbereich um den vorbestimmten Referenzpegel liegt; und eine Berechnungsschaltung (17) zum Berechnen des Basislinien-Kompensationswertes auf der Basis eines Zählwertes des Zählers.
Halbleiterschaltung, gekennzeichnet durch: einen Finite-Impulsantwort-(FIR)-Entzerrer (236d) zum Entzerren einer Wellenform eines digitalen Signals, um ein entzerrtes digitales Signal zu erzeugen; und einen mit dem FIR-Entzerrer verbundenen Entscheidungsrückkopplungsentzerrer (237) zum Vergleichen des entzerrten digitalen Signals mit einem vorbestimmten Referenzpegel, um ein Entscheidungssignal zu erzeugen.
Halbleiterschaltung nach Anspruch 1:3, gekennzeichnet durch: einen Verstärker mit selbsttätiger Verstärkungssteuerung (AGC) (236a) zum Verstärken eines analogen Signals, um ein verstärktes analoges Signal zu erzeugen; ein mit dem AGC verbundenes Analogfilter (236b) zum Filtern des verstärkten analogen Signals, um ein gefiltertes analoges Signal zu erzeugen; und einen mit dem Analogfilter und FIR-Entzerrer verbundenen Analog-Digital-(A/D)-Wandler (236e), um das gefilterte analoge Signal in das digitale Signal umzuwandeln, und das digitale Signal an den FIR-Entzerrer zu liefern, worin das durch den FIR-Entzerrer erzeugte entzerrte digitale Signal einer entsprechenden Übertragungsleitungscharakteristik gemäß einer Charakteristik einer Übertragungsleitung von dem AGC zum Analogfilter entspricht.
Halbleiterschaltung nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß der FIR-Entzerrer das entzerrte digitale Signal unter Verwendung eines vorbestimmten Koeffizienten erzeugt; und die Halbleiterschaltung ferner eine Koeffizienten-Aktualisierschaltung aufweist, die mit dem Entscheidungsrückkopplungsentzerrer und dem FIR-Entzerrer verbunden ist, um den vorbestimmten Koeffizienten auf der Basis des Entscheidungssignals zu aktualisieren und den aktualisierten Koeffizienten an den FIR-Entzerrer zu liefern.
Halbleiterschaltung nach Anspruch 15, dadurch gekennzeichnet, daß die Koeffizienten-Aktualisierschaltung enthält: einen mit den Entscheidungsrückkopplungsentzerrer verbundenen Fehler-Rechner (255) zum Berechnen eines Fehlers zwischen dem entzerrten digitalen Signal und dem Entscheidungssignal, um ein Fehlersignal zu erzeugen; und einen mit dem. Fehler-Rechner und dem FIR-Entzerrer verbundenen Koeffizienten-Rechner (256), um den vorbestimmten Koeffizienten unter Verwendung des Fehlersignals zu berechnen.
Halbleiterschaltung nach Anspruch 16, dadurch gekennzeichnet, daß der Koeffizienten-Rechner den vorbestimmten Koeffizienten berechnet, so daß ein mittlerer quadratischer Fehler zwischen dem entzerrten digitalen Signal und dem Entscheidungssignal minimiert ist.
Halbleiterschaltung nach einem der Ansprüche 13 bis 17, dadurch gekennzeichnet, daß der Entscheidungsrückkopplungsentzerrer enthält: ein mit dem FIR-Entzerrer verbundenes Vorwärtsfilter (235a) zum Filtern des entzerrten digitalen Signals unter Verwendung eines ersten Koeffizienten, um ein gefiltertes digitales Signal zu erzeugen; einen mit dem Vorwärtsfilter verbundenen Addierer (237b) zum Addieren des gefilterten digitalen Signals und eines Rückkopplungssignals, um ein addiertes Signal zu erzeugen; eine mit dem Addierer verbundene Entscheidungsschaltung (237c) zum Vergleichen des addierten Signals mit dem vorbestimmten Referenzpegel, um das Entscheidungssignal zu erzeugen; und ein mit der Entscheidungsschaltung und dem Addierer verbundenes Rückkopplungsfilter (237d) zum Filtern des Entscheidungssignals unter Verwendung eines zweiten Koeffizienten, um das Rückkopplungssignal zu erzeugen, und Liefern des Rückkopplungssignals an den Addierer, welche ersten und zweiten Koeffizienten für eine Charakteristik des FIR-Entzerrers optimal eingestellt sind.
Halbleiterschaltung nach einem der Ansprüche 13 bis 18, dadurch gekennzeichnet, daß der FIR-Entzerrer das entzerrte digitale Signal unter Verwendung eines vorbestimmten Koeffizienten erzeugt; und die Halbleiterschaltung ferner aufweist eine Koeffizienten-Aktualisierschaltung (258, 259, 302) zum Erzeugen eines Fehlersignals zwischen einem entzerrten digitalen Replikatsignal entsprechend vorbestimmten Musterdaten und dem entzerrten digitalen Signal, das durch den FIR-Entzerrer erzeugt wurde und den vorbestimmten Musterdaten entspricht, und Ak tualisieren des vorbestimmten Koeffizienten des FIR-Entzerrers unter Verwendung des Fehlersignals.
Halbleiterschaltung nach Anspruch 19, dadurch gekennzeichnet, daß die Koeffizienten-Aktualisierschaltung enthält: einen Replikatsignalgenerator (258) zum Empfangen eines analogen Signals entsprechend den vorbestimmten Musterdaten und Erzeugen eines entzerrten digitalen Replikatsignals; einen mit dem Replikatsignalgenerator und dem FIR-Entzerrer verbundenen Fehler-Rechner (259) zum Berechnen eines Fehlers zwischen dem entzerrten digitalen Replikatsignal und dem entzerrten digitalen Signal von dem FIR-Entzerrer, um das Fehlersignal zu erzeugen; und einen mit dem Fehler-Rechner und dem FIR-Entzerrer verbundenen Koeffizienten-Rechner (302), um den vorbestimmten Koeffizienten unter Verwendung des Fehlersignals zu berechnen.
Halbleiterschaltung nach Anspruch 1, bei welcher der Entscheidungsrückopplungsentzerrer, umfaßt: einen Finite-Impulsantwort-(FIR)-Entzerrer (236d) zum Entzerren einer Wellenform eines digitalen Signals, um ein entzerrtes digitales Signal zu erzeugen; ein mit dem FIR-Entzerrer verbundenes Vorwärtsfilter (235a) zum Filtern des entzerrten digitalen Signals unter Verwendung eines ersten Koeffizienten, um ein gefiltertes digitales Signal zu erzeugen; einen mit dem Vorwärtsfilter verbundenen Addierer (237b) zum Addieren des gefilterten digitalen Signals und eines Rückkopplungssignals, um ein addiertes Signal zu erzeugen; eine mit dem Addierer verbundene Entscheidungsschaltung (237c) zum Vergleichen des addierten Signals mit einem vorbestimmten Referenzpegel, um ein Entscheidungssignal zu erzeugen; und ein mit der Entscheidungsschaltung und dem Addierer verbundenes Rückkopplungsfilter (237d) zum Filtern des Entscheidungssignals unter Verwendung eines zweiten Koeffizienten, um das Rückkopplungssignal zu erzeugen, und Liefern des Rückkopplungssignals an den Addierer.
Halbleiterschaltung nach Anspruch 21, dadurch gekennzeichnet, daß die ersten und zweiten Koeffizienten für eine Charakteristik des FIR-Entzerrers optimal eingestellt sind.