DD251028A1

DD251028A1 - Schaltungsanordnung fuer einen digitalen abtastphasenvergleich

Info

Publication number: DD251028A1
Application number: DD29225786A
Authority: DD
Inventors: Joerg Albinus
Original assignee: Zentr Wissenschaft & Tech Veb
Priority date: 1986-07-08
Filing date: 1986-07-08
Publication date: 1987-10-28

Abstract

Die Erfindung betrifft eine Schaltungsanordnung fuer einen digitalen Abtastphasenvergleich und kann bei digitalen Datenuebertragungsstrecken angewendet werden insbesondere dort, wo zwei Frequenzen untereinander verglichen und phasenstarr verkoppelt werden sollen. Ziel und Aufgabe der Erfindung ist es, eine einfache Schaltungsanordnung anzugeben, die die Zuverlaessigkeit der Datenuebertragung erhoeht und ein sicheres Einrasten der empfaengerseitigen Schleife und damit verbunden die Rueckgewinnung des Taktes auch bei diskontinuierlichem Datenstrom gewaehrleistet. Erfindungsgemaess wird diese Aufgabe dadurch geloest, dass der ankommende digitale Datenstrom zunaechst auf den Takteingang eines ersten Flipflops gelangt. Durch einen Low-High-Sprung des Eingangssignals wird ein zweites Flipflop ueber eine Rueckfuehrung vom Signalausgang des ersten Flipflops aktiviert. Ueber eine Widerstand-Diode-Serienschaltung wird aus dem Signalausgang des ersten Flipflops und dem komplementaeren Signalausgang des zweiten Flipflops die Regelspannung zum Nachregeln der Oszillatorfrequenz gewonnen. Fig. 1

Description

Hierzu 1 Seite Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung für einen digitalen Abtastphasenvergleich und kann bei digitalen Übertragungsstrecken angewendet werden zur Datenübertragung insbesondere dort, wo zwei Frequenzen untereinander verglichen und phasenstarr verkoppelt werden sollen.

Charakteristik der bekannten technischen Lösungen

Bei der digitalen Übertragung von Daten ist es notwendig, im Datenstrom entsprechende Steuer- und Regelkriterien mitzuübertragen, welche empfängerseitig aus dem Datenstrom zurückgewonnen werden müssen. Hierzu gehört insbesondere der Bittakt zur phasenrichtigen Synchronisation des Übertragungssystems. Zur Realisierung dieses synchronisierten Zustandes zwischen dem Eingangssignal und einem internen Oszillator ist es bekannt, einen PLL-Kreis zu verwenden. Sobald eine Abweichung vom Sollwert auftritt, wird der Oszillator nachgeregelt, bis die Abweichung minimal ist. Die Empfindlichkeit derartiger PLL-Kreise ist dabei abhängig von der Flankendichte des Eingangsdatenstromes. Bei Verwendung von Datensignalen im NRZ-Code kommt es vor, daß keine kontinuierliche Folge von Zustandsänderungen am Dateneingang anliegt. Dadurch läßt sich die einfache PLL-Schaltung nicht verwenden.

Es ist bekannt, die Taktinformation aus Datensignalen im NRZ-Code durch Verwendung eines monostabilen Multivibrators wiederzugewinnen. Dieser steuert über einen auf die Bitrate abgestimmten Oszillator eine Phasenverriegelungsschaltung mit internem Phasendetektor an. Der Oszillator, in der Regel ein VCO, muß dabei sowohl in der Phase, als auch in der Frequenz dem ankommenden Datenstrom folgen. Nachteilig ist dabei, daß die Phase des VCO im Bereich von kleiner als +90° bis größer als -90° liegen muß, da sonst ein Fehlersignal auftritt. Weiterhin ist nachteilig, daß die Pulsbreite und die Frequenz eines monostabilen Multivibrators vom Wert eines Zeitgliedes abhängt und somit zu einer komplizierten Bauweise im Datenaufzeichnungssystem führt. Bei Verwendung einer derartigen Bitsynchronisation ist daher für jede erwartete Datenrate ein anderes Zeitglied erforderlich.

Aus der DE-OS 3200491 ist weiterhin ein phasentoleranter Bitsynchronisiererfür digitale Signale bekannt, bei dem das Dateneingangssignal zwei D-Flipflops zugeführt wird. Diese werden alternierend von einem Taktsignal beaufschlagt, welches von einem einzelnen, in einer Phasenverriegelungsschaltung liegenden VCO erzeugt wird. Die Flipflops sind ausgangsseitig kreuzweise mit zwei ODER-Gattern gekoppelt. Die Ausgangssignale dieser Gatterausgänge werden aufsummiert und bilden ein Maß für den Phasenfehler zwischen Takt- und Datensignal. Daraus wird ein Steuersignal zum Synchronisieren des Oszillators mit dem Eingangssignal in Frequenz und Phase abgeleitet. Beim Ausbleiben von Bitsprüngen wird die Phasenverriegelung auf die Bereichsmitte abgestimmt gehalten. Nachteilig ist bei dieser Lösung einerseits der größere schaltungstechnische Aufwand und andererseits ist ein Halten auf der letztempfangenen Bitrate nurdurch Hinzunahme einerzusätzlichen Schaltung möglich. Weiterhin ist es bekannt, sowohl den digitalen Datenstrom, als auch die Oszillatorfrequenz empfängerseitig je einem Flipflop zuzuführen und über deren Signalausgänge die Regelspannung zum Nachregeln des Oszillators, als auch die Rücksetzimpulse für die Flipflops zu gewinnen. Nachteilig bei dieser Lösung ist, daß immer nur kontinuierliche Datenfolgen verarbeitet werden können. Bei Ausbleiben von Eingangssignalen läuft die Regelspannung zu ihren positiven und negativen Extremwerten. Dadurch wird der Text in eine falsche Phasenlage gezogen.

Ziel der Erfindung

Ziel der Erfindung ist es, eine einfache Schaltungsanordnung anzugeben, die bei digitalen Datenübertragungsstrecken die Zuverlässigkeit der Datenübertragung erhöht und ein sicheres Einrasten der empfängerseitigen Schleife auch bei diskontinuierlichem Datenstrom gewährleistet.

Darlegung des Wesens der Erfindung

Bei der digitalen Datenübertragung besteht die Aufgabe, aus dem ankommenden diskontinuierlichen Datenstrom empfängerseitig den Takt zurückzugewinnen.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß der diskontinuierliche digitale Datenstrom einem ersten Flipflop über dessen Takteingang zugeordnet ist. Die Frequenz des empfängerseitigen Oszillators oder Taktgenerators wird einem zweiten Flipflop ebenfalls über dessen Takteingang zugeordnet. Die Signalausgänge beider Flipflops sind auf ein NAND-Gatter geführt und ausgangsseitig des NAND-Gatters weiterhin mit den Rücksetzeingängen der beiden Flipflops verbunden. Der Signalausgang des ersten Flipflops und der komplementäre Signalausgang des zweiten Flipflops sind jeweils über eine Widerstand-Diode-Serienschaltung verbunden und bilden den Regelspannungsausgang. Der Signalausgang des ersten Flipflops ist weiterhin auf den Signaleingang D des zweiten Flipflops geführt.

Der digitale Datenstrom gelangt dabei über den Takteingang auf das erste Flipflop. Durch einen Low-High-Sprung des Eingangssignals wird das zweite Flipflop über die Rückführung vom Signalausgang des ersten Flipflops auf den Signaleingang D des zweiten Flipflops aktiviert. Über die Widerstand-Diode-Serienschaltung wird aus dem Signalausgang des ersten Flipflops und dem komplementären Signalausgang des zweiten Flipflops die Regelspannung gewonnen, um die Oszillatorfrequenz nachzuregeln.

Da es sich bei dem digitalen Eingangssignal um einen diskontinuierlichen Datenstrom handelt, wird das zweite Flipflop für die Zeit, wo keine Flanken am Takteingang des ersten Flipflops anliegen, gesperrt. In diesem Fall bleibt der Signalausgang des ersten Flipflops auf Low. Demzufolge bleibt auch der Signalausgang des zweiten Flipflops in seiner Ruhelage High. Dadurch sind beide Dioden gesperrt und der Kondensator behält seine vorher gespeicherte Ladung, so daß die ursprüngliche Regelspannung gehalten wird.

Die erfindungsgemäße Lösung ermöglicht, daß nur bei einem Datenwechsel am Eingang der Phasenvergleich mit dem internen Takt stattfindet. Erfolgt keine Änderung der Eingangsdaten, so wird die Regelspannung auf dem Wert gehalten, der bei den letzten Daten gültig war.

Ausführungsbeispiel

Die Erfindung soll an nachstehendem Ausführungsbeispiel näher erläutert werden. Die zugehörigen Zeichnungen zeigen:

Fig. 1: Schaltungsanordnung für einen digitalen Abtastphasenvergleich mittels D-Flipflop Fig.2: Schaltungsanordnung für einen digitalen Abtastphasenvergleich mittels JK-Flipflop

Gemäß Fig. 1 sind zwei Flipflops 1 und 2 angeordnet. Dem ersten Flipflop 1 wird über den Takteingang c der diskontinuierliche Datenstrom S1 zugeführt. Dem Takteingang C des zweiten Flipflops 2 ist die Oszülatorfrequenzf 2 zugeordnet. Der Signaleingang D des Flipflops 1 ist mit der positiven Betriebsspannung verbunden. Die Signalausgänge Q der beiden Flipflops 1 und 2 sind über ein NAND-Gatter 5 auf die Rücksetzeingänge R der Flipflops geführt. Die erforderliche Regelspannung U_R zum Nachregeln der Oszillatorfrequenz wird über je eine Serienschaltung eines Widerstandes und einer Diode aus dem Signalausgang Q des Flipflops 1 und aus dem komplementären Signalausgang Q des Flipflops 2 gewonnen. Dabei ist die Diode D1 anodenseitig dem Signalausgang Q des Flipflops 1 und die Diode D2 kathodenseitig dem komplementären Signalausgang Q des Flipflops 2 zugeordnet. Die Kathode von Diode D1, die Anode von Diode D2undder Kondensator C1 sind verbunden und bilden den Regelspannungsausgang für die Regelspannung U_R/ um die Oszülatorfrequenzf 2 nachzuregeln. Weiterhin ist der Signalausgang Q des Flipflops 1 mit dem Signaleingang D des Flipflops 2 verbunden.

Bei Zuführung des diskontinuierlichen digitalen Datenstromes S1 an das Flipflop 1 kommt es beim ersten Low-High-Sprung des Eingangssignals zur Aktivierung des Flipflops 2 über die Rückführung des Signalausganges Q des Flipflops 1 zum Signaleingang

0 des Flipflops 2. Dagegen wird das Flipflop 2 nicht geschaltet für die Zeit, wo keine Daten des Eingangssignals S1 zum Flipflop

1 gelangen. In diesem Fall ist der Signalausgang Q1 Low und Ö2 High und die Dioden Dl und D2 sind hochohmig und der ursprüngliche Regelspannungszustand zum Nachregeln der Oszillatorfrequenz bleibt erhalten. Der Regelvorgang hält solange an, bis der gerastete Zustand, d.h. die Phasengleichheit der Signale aus dem digitalen Datenstrom und der Oszillatorfrequenz errei'cht ist. In Fig. 2 ist die Schaltungsanordnung für den digitalen Abtastphasenvergleich unter Verwendung von zwei JK-Flipflops dargestellt. Der digitale Datenstrom S1 wird dabei dem Takteingang C des Flipflops 3 zugeführt. Der Signaleingang K des Flipflops 3 ist mit Masse und der Signaleingang J mit High-Pegel verbunden. Die Oszillatorfrequenz f 2 wird dem Flipflop 4 über dessen Takteingang C zugeführt. Der Signaleingang K des Flipflops 4 ist mit Masse und der Signaleingang J mit dem Signalausgang Q des Flipflops 3 verbunden. Die übrige Beschaltung sowie die Wirkungsweise ist analog der bereits für D-Flipflop beschrieben.

Claims

1. Schaltungsanordnung für einen digitalen Abtastphasenvergleich bestehend aus zwei parallelen Flipflops, deren Takteingänge mit den zu vergleichenden Frequenzen belegt sind und deren Signalausgänge über ein NAND-Gatter mit dem jeweiligen Rücksetzeingang verbunden sind, wobei derSignalaüsgang des ersten Fliflopsund der komplementäre Signalausgang des zweiten Flipflops jeweils über eine Widerstand-Diode-Serienschaltung als Regelspannungsausgang verbunden sind, gekennzeichnet dadurch, daß bei D-Flipflops der Signaleingang (D) des zweiten Flipflops (2) mit dem Signalausgang (Q) des ersten Flipflops (1) verbunden ist.

2. Schaltungsanordnung für einen digitalen Abtastphasenvergleich gemäß Punkt 1, gekennzeichnet dadurch, daß bei JK-Flipflops der Signaleingang (K) des ersten Flipflops (3) mit Masse und der Signaleingang (J) mit High-Pegel sowie der Signaleingang (K) des zweiten Flipflops (4) mit Masse und der Signaleingang (J) mit dem Signalausgang (Q) des ersten Flipflops (3) verbunden ist.

3. Schaltungsanordnung für einen digitalen Abtastphasenvergleich gemäß Punkt 1 oder 2, gekennzeichnet dadurch, daß der Signalausgang (Q) des ersten Flipflops mit einem Eingang eines zweiten Flipflops verbunden ist derart, daß das Schalten des zweiten Flipflops verhindert wird, solange das erste Flipflop nicht geschalten ist.