DD256219A1

DD256219A1 - Schaltungsanordnung fuer einen abtastphasenvergleich

Info

Publication number: DD256219A1
Application number: DD29848486A
Authority: DD
Inventors: Joerg Albinus; Dieter Seifert
Original assignee: Zentr Wissenschaft & Tech Veb
Priority date: 1986-12-24
Filing date: 1986-12-24
Publication date: 1988-04-27

Abstract

Die Erfindung betrifft eine Schaltungsanordnung fuer einen Abtastphasenvergleich und kann bei digitalen Uebertragungsstrecken angewendet werden insbesondere dort, wo zwei Frequenzen untereinander verglichen und phasenstarr verkoppelt werden sollen. Der Erfindung liegt die Aufgabe zugrunde, bei der digitalen Datenuebertragung empfaengerseitig eine Phasenvergleichsschaltung anzugeben, die auch bei unregelmaessig eintreffenden Datensignalen eine sichere Synchronisation des Empaengers ermoeglicht. Erfindungsgemaess wird diese Aufgabe dadurch geloest, dass der diskontinuierliche digitale Eingangsdatenstrom einerseits direkt und andererseits ueber ein Zeitverzoegerungsglied zwei Flipflops zugefuehrt wird. Diese Flipflops sind eingangsseitig weiterhin mit dem empfaengerseitigen Oszillator verbunden. Ausgangsseitig der Flipflops wird ueber je eine Widerstand-Diode-Serienschaltung sowie einer Widerstand-Kondensator-Serienschaltung gegen Masse die Regelspannung zum Nachregeln des internen Oszillators gewonnen. Figur

Description

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, bei der digitalen Datenübertragung empfängerseitig eine Phasenvergleichsschaltung anzugeben, die auch bei unregelmäßig eintreffenden Datensignalen eine sichere Synchronisation des Empfängers ermöglicht. Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß der diskontinuierliche digitale Datenstrom zunächst jeweils dem Takteingang zweier Flipflops zugeordnet ist. Über ein Zeitverzögerungsglied sind diese digitalen Eingangsdaten weiterhin mit dem Rücksetzeingang des ersten Flipflops und dem Setzeingang des zweiten Flipflops verbunden. Weiterhin sind die Dateneingänge der beiden Flipflops einem internen Oszillator in Form eines VCO zugeordnet. Ausgangsseitig ist das erste Flipflop über die Serienschaltung eines Widerstandes und einer Diode in Flußrichtung mit dem Ausgang der Schaltungsanordnung verbunden. Dagegen ist der Ausgang des zweiten Flipflops über die Serienschaltung eines Widerstandes und einer Diode in Sperrichtung mit dem Ausgang der Schaltungsanordnung verbunden. Der Ausgang der Schaltungsanordnung ist weiterhin über die Serienschaltung eines Widerstandes und eines Kondensators gegen Masse verbunden und bildet die Abstimmspannung für den internen Oszillator. Jede ankommende Datenflanke triggert die beiden Flipflops. Da an den Dateneingängen der Flipflops der Takt des internen Oszillators anliegt besteht die Möglichkeit, daß die triggernde Datenflanke einmal auf der High-Zustand des Taktes oder auf den Low-Zustand trifft. Trifft die Datenflanke auf High-Pegel am Dateneingang, so werden beide Flipflops auf High gesetzt, d.h. derausgangsseitige Kondensator wird über seinen Vorwiderstand sowie der Widerstand-Diode-Serienschaltung am Ausgang des ersten Flipflops aufgeladen. Trifft dagegen die Datenflanke auf Low-Pegel am Dateneingang, so werden beide Flipflops auf Low gesetzt und der ausgangsseitige Kondensator kann sich über seinen Vorwiderstand sowie der Widerstand-Diode-Serienschaltung am Ausgang des zweiten Flipflops entladen.

Die Datenflanke durchläuft weiterhin eine Verzögerungsschaltung und gelangt über diese auf den Rücksetzeingang des ersten Flipflops und auf den Setzeingang des zweiten Flipflops. Dadurch wird das erste Flipflop auf Low und das zweite Flipflop auf High gesetzt. Damit werden beide ausgangsseitigen Dioden gesperrt und es erfolgt keine weitere Änderung der Abstimmspannung. Der Phasenvergleich befindet sich im Speicherzustand. Durch die Sperrung der beiden Dioden wird erreicht, daß während der Pausen im digitalen Dateneingangssignals kein Ausrasten bzw. keine Änderung der Abstimmspannung erfolgt.

Ausführungsbeispiel

Die Erfindung soll an nachstehendem Ausführungsbeispiel näher erläutert werden. Die zugehörige Zeichnung zeigt: Fig.: Schaltungsanordnung für einen Abtastphasenvergleich

Gemäß Fig. sind zwei Flipflops 1 und 2 angeordnet. Der diskontinuierliche digitale Datenstrom Si wird in Form von Eingangsdaten im NRZ-Code einerseits direkt den Takteingängen C der Flipflops 1 und 2 und andererseits über ein Zeitverzögerungsglied 3 dem Rücksetzeingang R des ersten Flip-Flops 1 und dem Setzeingang S des Flipflops 1 zugeordnet. Weiterhin sind die Dateneingänge D der beiden Flipflops 1 und 2 mit dem Takt F₂ eines internen Oszillators, in Form eines VCO, verbunden. Ausgangsseitig ist das Flipflop 1 über die Serienschaltung eines Widerstandes R₁ und einer Diode D₁ in Flußrichtung mit dem Ausgang der Schaltungsanordnung U_R verbunden. Dagegen ist der Ausgang des Flipflops 2 über die Serienschaltung eines Widerstandes R₂ und einer Diode D₂ in Sperrichtung mit dem Ausgang der Schaltungsanordnung U_R verbunden. Der Ausgang der Schaltungsanordnung U_R ist weiterhin über die Serienschaltung eines Widerstandes R₃ und eines Kondensators C₁ mit der Masse verbunden und bildet die Abstimmspannung U_R für den internen Oszillator. Da bei digitalen Datenströmen im NRZ-Code nicht bei jedem Takt auch eine Änderung im Datensignal zu erwarten ist, ist es erforderlich, daß die Phasenvergleichsschaltung auch mit unregelmäßig eintreffenden Datensignalen einwandfrei arbeitet. Das bedeutet, daß während der Pausen im Datensignal kein Ausrasten bzw. keine Änderung der Abstimmspannung erfolgen darf. Jede Datenflanke der digitalen Eingangsdaten triggert zunächst die beiden Flipflops 1 und 2 über deren Takteingänge C. Da an den Dateneingängen D der Flipflops 1 und 2 der Takt f₂ des internen Oszillators anliegt, kann die triggernde Datenflanke S₁ zum einen auf den High-Zustand oder auf den Low-Zustand des Taktes treffen. Wenn die Datenflanke des Eingangssignals S₁ auf High-Pegei am Dateneingang D der Flipflops 1 und 2 trifft, so werden beide Flipflops auf High gesetzt und der Kondensator C₁ wird über den Widerstand R₁ und die Diode D₁ sowie dem Widerstand R₃ aufgeladen. Wenn die Datenflanke des Eingangssignals S₁ dagegen auf Low-Pegel am Dateneingang D der Flipflops 1 und 2 trifft, werden beide Flipflops auf Low gesetzt und der Kondensator C₁ kann sich über den Widerstand R₂ und die Diode D₂ sowie dem Widerstand R₃ entladen. Das digitale Eingangssignal S₁ durchläuft weiterhin eine Verzögerungsschaltung 3 und gelangt dann auf den Rücksetzeingang R des Flip-Flops 1 und den Setzeingang S des Flipflops 2. Infolgedessen wird das Flipflop 1 auf Low und das Flipflop 2 auf High gesetzt, was dazu führt, daß die Dioden D₁ und D₂ gesperrt werden und somit keine weitere Änderung der Abstimmspannung U_R erfoglt. Der Phasenvergleich befindet sich im Speicherzustand, indem die zuletzt eingestellt Abstimmspannung U_Rvom Kondensator C₁ gespeichert wird. Durch die Sperrung der beiden Dioden D₁ und D₂ wird erreicht, daß während der Pausen im Datensignal kein Ausrasten bzw. keine Änderung der Abstimmspannung U_R erfolgt. Die Dauer des Umladevorgangs ist abhängig von der Verzögerungszeit des Zeitverzögerungsgliedes 3 und von der Phasenabweichung zwischen dem Oszillatortakt des VCO und dem ankommenden Datensignal. Die Verzögerungszeit beträgt zwischen > 0 und der Periodendauer eines Taktes. Dabei ist die Steilheit des Phasenvergleichs proportional der Verzögerungszeit. Voraussetzung für eine gute Speicherwirkung des Phasenvergleichs ist weiterhin, daß die Abstimmspannung U_R möglichst nicht belastet wird. Es ist daher erforderlich, einen entsprechend hochohmigen Verstärker dem Phasenvergleich nachzuschalten.

Claims

1. Schaltungsanordnung für einen Abtastphasenvergleich, bestehend aus zwei parallelen Flipflops zum Vergleich zweier Phasenanlagen, gekennzeichnet dadurch, daß der digitale Eingangsdatenstrom (S₁) einerseits direkt den Takteingängen (C) der Flipflops (1) und (2) und andererseits über ein Zeitverzögerungsglied (3) dem Rücksetzeingang (R) des Flipflops (1) und dem Setzeingang (S) des Flipflops (2) zugeordnet ist, daß der Takt vom internen Oszillator (f₂) mit dem Dateneingang (D) der Flipflops (1) und (2) verbunden ist, daß der Ausgang des Flipflops (1) über die Serienschaltung eines Widerstands (R₁) und einer Diode (D₁) in Flußrichtung mit dem Ausgang der Schaltungsanordnung (U_R) verbunden ist und der Ausgang des Flip-Flops (2) über die Serienschaltung eines Wiederstands (R₂) und einer Diode (D₂) in Sperrichtung mit dem Ausgang der Schaltungsanordnung (U_R) verbunden ist, dem weiterhin die Serienschaltung eines Widerstands (R₃) und eines Kondensators (C₁) gegen Masse zugeordnet ist und den Ausgang für die Abstimmspannung (Ur) des internen Oszillators bildet.

2. Schaltungsanordnung für einen Abtastphasenvergleich gemäß Anspruch 1, gekennzeichnet dadurch, daß dem Ausgang der Schaltungsanordnung (U_R), der die Abstimmspannung für den internen Oszillator bildet, ein hochohmiger Verstärker nachgeschaltet ist.

Hierzu 1 Seite Zeichnung

Anwendungsgebiet der Erfindung.

Die Erfindung betrifft eine Schaltungsanordnung für einen Abtastphasenvergleich und kann bei digitalen Übertragungsstrecken angewendet werden, insbesondere dort, wo ein Datenstrom mit einer Taktfrequenz verglichen und phasenstarr verkoppelt werden soll.

Charakteristik des bekannten Standes der Technik

Bei der digitalen Übertragung von Daten ist es notwendigem Datenstrom entsprechende Steuer- und Regelkriterien mitzuübertragen, welche empfängerseitig aus dem Datenstrom zurückgewonnen werden müssen. Hierzu gehört insbesondere der Bittakt zur phasenrichtigen Synchronisation des Übertragungssystems. Zur Realisierung dieses synchronisierten Zustandes zwischen dem Eingangssignal und einem internen Oszillator ist es bekannt, PLL-Kreise zu verwenden. Aus der DD-PS 122165, der US-PS 4546330 u.a.m sind hierzu Schaltungsanorndungen zu Phasenregelkreisen in empfangsseitigen Endeinrichtungen digitaler Nachrichtensysteme bekannt. Sobald eine Abweichung vom Sollwert auftritt, wird der Oszillator solange nachgeregelt, bis die Abweichung minimal ist. Die Empfindlichkeit derartiger PLL-Kreise ist dabei abhängig von der Flankendichte des Eingangsdatenstromes. Bei Verwendung von Datensignalen im NRZ-Code kommt es vor, daß keine kontinuierlichen Folgen von Zustandsänderungen am Dateneingang anliegen. Dadurch läßt sich die einfache PLL-Schaltung nicht verwenden.

Aus der DE-OS 3200491 und EP 179998 sind Lösungen bekannt, die Taktinformation aus Datensignalen im NRZ-Code durch Verwendung eines Monoflops wiederzugewinnen. Dieser Monoflop steuert über einen auf die Bitrate abgestimmten Oszillator eine Phasenverriegelungsschaltung mit internem Phasendetektor an. Nachteilig ist bei diesen Lösungen, daß die Pulsbreite und die Frequenz eines Monoflops vom Wert eines Zeitgliedes abhängt und somit zu einer komplizierten Bauweise im Datenaufzeichnungssystem führt. Bei Verwendung einer derartigen Bitsynchronisation ist daherfürjede erwartete Datenrate ein anderes Zeitglied erforderlich.

Aus der US-PS 4267514, US-PS 4422176 u.a.m. sind weiterhin phasenempfindliche Detektoren für digitale Signale bekannt, bei denen das digitale Eingangssignal und der interne Takt jeweils eingangsseitig zwei oder mehreren D-Flipflops zugeführt und ausgangsseitig über ODER-Gatter verglichen werden. Auf diese Art wird eine Regelspannung zum Nachregeln der Oszillatorfrequenz gewonnen. Beim Ausbleiben von Bitsprüngen wird die Phasenverriegelung auf die Bereichsmitte abgestimmt gehalten. Nachteilig ist bei diesen Lösungen einerseits der größere schaltungstechnische Aufwand und andererseits ist ein Halten auf der letztempfangenen Bitrate nur durch Zunahme einer zusätzlichen Schaltung möglich. Weiterhin können immer nur kontinuierliche Datenfolgen verarbeitet werden. Bei Ausbleiben von Eingangssignalen läuft die Regelspannung zu ihren positiven und negativen Extremwerten. Dadurch wird der Takt in eine falsche Phasenlage gezogen.

Ziel der Erfindung

Ziel der Erfindung ist es, eine einfache Schaltungsanordnung anzugeben, die bei digitalen Datenübertragungsstrecken die Zuverlässigkeit der Datenübertragung erhöht und ein sicheres Einrasten der empfängerseitigen Schleife auch bei diskontinuierlichem Datenstrom gewährleistet.