DD248906A1 - Traeger zur herstellung von transistoren mittlerer leistung fuer die aufsetz- und hybridtechnik - Google Patents

Abstract

Die Erfindung beinhaltet einen Traeger zur Herstellung von Transistoren mittlerer Leistung fuer die Aufsetz- und Hybridtechnik. Zielstellung der Erfindung und zu loesende technische Aufgabenstellung bestehen darin, die bekannten Traegerkonfigurationen so zu veraendern, dass ein Verlaufen von Loetmitteln oder Abdeckmitteln von den Chipkontaktflaechen auf andere Flaechengebiete vermieden wird. Dies erfolgt in der Form, dass Graeben als Rechteck um die fuer die Chipkontaktierung vorgesehene Flaeche oder linienfoermig ober- oder unterhalb dieser Flaeche ein- oder mehrfach eingebracht werden. Weiterhin ist zur Loesung dieser Aufgabe eine Praegung der gesamten Flaeche moeglich.

Description

Ebenso ist eine Prägung des gesamten Chipkontaktiergebietes möglich. Das Einprägen kann sowohl beim Stanzen der Trägerstreifenrohlinge als auch nach der Veredlung des Trägerstreifens erfolgen. Die Geometrie der einzuprägenden Gräben richtet sich nach der Chipgröße, nach der Materialdicke des Trägers sowie nach dem aufzubringenden Weichlot oder Abdeckmittel.

Ausführungsbeispiel

Die erfindungsgemäße Lösung wird nachfolgend an einem Ausführungsbeispiel näher erläutert werden. Dazu ist in Fig. 1 ein Träger für ein Halbleiterbauelement für die Aufsetz- und Hybridtechnik schematisch dargestellt. Auf dem Flächenelement 1 für die Chipmontage ist schraffiert die für die Chipkontaktierung benötigte Fläche 2 dargestellt. Ober- und unterhalb der Fläche 2 sind je zwei Gräben 3 und 4 eingeprägt, die ein Fließen von zum Beispiel Weichlot oder Abdeckmittel auf die Flächen 5 und 6 verhindern. Alle anderen Einzelheiten entsprechen den bekannten Lösungen.

Claims (2)

1. Träger zur Herstellung von Transistoren mittlerer Leistung für die Aufsetz- und Hybridtechnik, dadurch gekennzeichnet, daß in das Flächenelement für die Chipmontage Gräben eingeprägt werden, die als Rechteck um die Chipkontaktfläche oder linienförmig ober- und unterhalb der Chipkontaktierfläche angebracht werden.

2. Träger zur Herstellung von Transistoren mittlerer Leistung für die Aufsatz- und Hybridtechnik nach Punkt 1, dadurch gekennzeichnet, daß das gesamte Chipkontaktiergebiet eine Prägung, z.B. eine Riffelung erhält.

Hierzu 1 Seite Zeichnung

Anwendungsgebiet der Erfindung

Die Erfindung ist anwendbar in der Mikroelektronik bei der Herstellung von Halbleiterbauelementen.

Charakteristik der bekannten technischen Lösungen

Die produktive Fertigung diskreter Halbleiterbauelemente basiert auf der kollektiven Bearbeitung der Einzelelemente im Trägerstreifenverband. Die innere Konfiguration dieser Trägerstreifen oder Trägerbänder wird entsprechend der anzuwendenden Teilarbeitsschritte und der geforderten Abschiußbelegung gewählt. Bekannte Lösungen bei der Gestaltung von Trägerstreifen zur Herstellung von diskreten Halbleiterbauelementen mittlerer Leistung für die Aufsetz- und Hybridtechnik, wie siez.B. in der Patentanmeldung WP HO1L270927 beschrieben wird, berücksichtigen die oben genannten Forderungen durch entsprechende Gestaltung einer Fläche für die Chipmontage, die in einer Ebene mit den nach außen geführten Anschlüssen liegt, sowie in der gewählten Geometrie der Drahtoondzinken, die die Anwendung bekannter hochproduktiver Chip- und Drahtbondverfahren gestattet. Zur kostengünstigen Fertigung von Leistungstransistoren ist der Einsatz von Weichloten auf Bleioder Zinnbasis zur Chipmontage anstelle von teuren Goldloten eine bekannte Alternative. Bei Anwendung der erwähnten bereits vorgeschlagenen Trägerkonfiguration tritt bei Verwendung von Weichlot auf Blei- oder Zinnbasis zur Chipkontaktierung auf Grund eines technologisch bedingten Überangebotes an Lot ein Benetzen des Trägers mit Weichlot über die dafür vorgesehene Fläche hinaus auf, d. h. es kommt zu Beeinträchtigungen der sich dem Chipkontaktieren anschließenden Arbeitsgänge und bei der Handhabung beim Einsatz der Bauelemente durch den Anwender.

Zur Erhöhung der Zuverlässigkeit der Bauelemente ist weiterhin ein Verfahren bekannt, bei dem durch das Auftragen eines Abdeckmittels wie zum Beispiel Passivierungslack auf das drahtgebondete Chip mechanische Spannungen, die beim späteren Einsatz des Bauelementes entstehen, vom Chip weitestgehend ferngehalten werden. Auch beim Aufbringen dieser Abdeckmittel kann es bei Verwendung der oben genannten Trägerstreifen ebenso wie beim beschriebenen Chipkontaktieren mittels Weichlot zu einem Verlaufen des Abdeckstoffes über die, für die Chipmontage vorgesehene Fläche hinaus kommen. Dabei entstehen ähnliche Beeinträchtigungen wie sie beim Weichloten beschrieben wurden.

Ziel der Erfindung

Ziel der Erfindung ist es, einen Träger zu entwickeln, der für die Anwendung der hochproduktiven Chipkontaktierverfahren mittels Weichlot und für die Aufbringung von Abdeckmitteln so geeignet ist, daß nachfolgende Arbeitsgänge oder der spätere Einsatz der fertigen Bauelemente nicht beeinträchtigt werden.

Darlegung des Wesens der Erfindung

Daraus ableitend ist ein Verlaufen der Weichlote und der Abdeckmittel über die für die Chipkontaktierung vorgesehene Fläche hinaus zu verhindern.

Die technische Aufgabenstellung daraus ergibt sich so, daß ein Träger konstruktiv so zu gestalten ist, daß ein Überlaufen verhindert wird. Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß bei den bekannten Trägerstreifen und Trägerbändern für die Herstellung von Transistoren mittlerer Leistung für die Aufsetz- und Hybridtechnik in das Flächenelement für die Chipmontage Gräben eingeprägt weirden, die ein Fließen von zum Beispiel Weichloten auf der Basis von Pb und Sn und von Abdeckmitteln über die dafür vorgesehene Fläche hinaus verhindern. Diese Gräben können zum Beispiel als Rechteck um die, für die Chipkontaktierung benötigte Fläche oder linienförmig ober- und unterhalb der Chipkontaktierfläche ein- oder mehrfach eingebracht werden.