DD239686A1

DD239686A1 - Verfahren zur kantenmetallisierung von chipwiderstaenden

Info

Publication number: DD239686A1
Application number: DD27463185A
Authority: DD
Inventors: Burghard Wilcke; Renate Gesemann; Karin Richter
Original assignee: Elektronische Bauelemente Veb
Priority date: 1985-03-29
Filing date: 1985-03-29
Publication date: 1986-10-01

Abstract

Die Erfindung betrifft ein Verfahren zur Kantenmetallisierung von Chipwiderstaenden, die als Bauelement in der Elektrotechnik/Elektronik Anwendung finden. Ziel der Erfindung ist es, ein Verfahren anzugeben, mit dem es moeglich ist, in rationeller Weise neben edelmetallhaltigen auch edelmetallarmen und edelmetallfreien Chipwiderstaende im Verband mit einer galvanisch und einer chemisch-reduktiv abgelagerten Nickelschicht als elektrische Anschlussflaeche zu versehen. Der Erfindung liegt die Aufgabe zugrunde, eine Kantenmetallisierung von Chipwiderstaenden in Duennschicht- oder Dickschichtausfuehrung zu realisieren, ohne dass im Verlauf des Verfahrens eine Veraenderung der charakteristischen Eigenschaften des jeweils verwendeten Widerstandsmaterials eintritt. Die Aufgabe wird erfindungsgemaess dadurch geloest, dass bis zum technologischen Schritt Kantenmetallisierung eine Folge von bestimmten Schichten aufgetragen wird, die sowohl die spaetere Funktionsfaehigkeit der Chips sichert, als auch eine partielle Ablagerung von Nickel auf galvanischem und chemisch-reduktivem Wege zur Bildung von Anschlussflaechen ermoeglicht.

Description

Hierzu 3 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung bezieht sich auf die Realisierung von lötfähigen Anschlußfiächen an Chipwiderständen.

Chipwiderstände werden in der Elektrotechnik/Elektronik benötigt, um wesentlich günstigere Bestückungstechnologien bei der Herstellung elektronischer Baugruppen anwenden zu können.

Charakteristik der bekannten technischen Lösungen

Chipwiderstände können entsprechend dem Stand der Technik hinsichtlich der Hersteiiungstechnologie der Widerstandsschicht in zwei Kategorien eingeteilt werden:

— Dünnschichtchipwiderstände

— Dickschichtchipwiderstände

Bei der Herstellung dieser beiden Arten von Chipwiderständen besteht grundsätzlich das komplizierte Problem der Realisierung der elektrischen Anschlußflächen. Diese elektrischen Anschlußflächen müssen zweckmäßig so ausgeführt werden, daß sie die automatengerechte Bestückung und elektrische Ankontaktierung z.B. Belotung auf Verdrahtungsträgern gestatten. Um dieses Bedürfnis zu realisieren, werden entsprechend dem Stand der Technik unterschiedliche Wege beschriften. Bekannt ist das Aufdampfen der Kontaktschichten, das Aufbringen von Folie und die Verwendung von edelmetallhaltigen Pasten (DE 3023133, DE 3027159, DE 3027122, DE 3201434, DE 3104419, DE 3117973, DE 3148778, DE 3122612, DE 2645783).

Aus dem Stand der Technik ist weiterhin ableitbar, daß die Realisierung der elektrischen Anschlüsse hohe mechanische Präzision bei der Herstellung der Chipwiderstände in den einzelnen Verfahrensstufen bedingen und bei Anwendung von Pastensystemen zur Kontaktierung auch oft eine relativ hohe Temperatureinwirkung, die meist 500⁰C überschreitet, erforderlich ist.

Diese extremen Temperaturbelastungen beeinflussen die Widerstandstrukturen unkontrolliert und damit nachteilig (DE 1471474, DE 3139750, WO 82/00233).

In der Anmeldung WP DD 224993 wird ein Verfahren vorgeschlagen, das zur Kantenmetallisierung eine naßchemische Arbeitstechnik, die chemisch-reduktive Vernickelung, zur Grundlage hat.

Nachteilig ist hierbei, daß die zur Metallisierung vorgesehenen Bereiche von Chipwiderständen definiert vorbehandelt, d.h.

bekeimt werden müssen.

Dieses Verfahren hat weiterhin den Nachteil, daß es nur für Dickschichtchipwiderstände anwendbar ist.

Ziel derErftndung

Ziel der Erfindung ist es, ein Verfahren anzugeben, welches gleichermaßen zur Kantenmetallisierung von edelmetallhaltigen, edelrnetallarmen und edelmetallfreien Dick- und Dünnschichtchipwiderständen geeignet ist.

Gleichzeitig soll dieses Verfahren technologisch günstigere Voraussetzungen für eine Massenfertigung von Chipwiderständen bieten, indem die Temperaturbelastung der Chips im Verband während des Verfahrens der Kantenmetallisierung möglichst niedrig liegt. Dies muß als Voraussetzung dafür angesehen werden, daß die einzelnen Chips noch im Verband abgeglichen weiden können. Darüber hinaus soll die Löslichkeit der einzelnen Chipwiderstände verbessert werden.

Darlegung des Wesens der Erfindung

Aufgabe der Erfindung ist es, ein Verfahren für die Realisierung von elektrischen Anschlußflächen an Chipwiderständen durch eine Kantenmetallisierung zu schaffen, welches sich dadurch auszeichnet, daß es bei Temperaturen unter 30O⁰C arbeitet und sowohl für edelmetallhaltige, edelmetallarme und edelmetallfreien Dünnschichtchipwiderstände als auch für entsprechende Dickschichtchipwiderstände anwendbar ist.

Zudem soll durch einen zweckmäßigen Schichtenaufbau der metallisierten Anschlußflächen die Lötsicherheit der einzelnen Chipwiderstände verbessert werden.

Durch die Schaffung günstigerer verfahrenstechnischer Bedingungen, soll die thermische Belastung (T < 300⁰C) der bereits auf die dialektischen Substrate aufgetragenen Widerstandsschichten so gering gehalten werden, daß Eigenschaftsänderungen der Widerstandsmaterialien durch Verfahrenseinflüsse weitgehend ausgeschlossen werden können.

Den für das Kantenmetallisieren von Chipwiderständen bislang angewendeten Verfahren, haften folgende Nachteile an.

Das Aufdampfen der Kontaktschichten verursacht eine relativ hohe thermische Belastung der bereits aufgetragenen Widerstandsschichten. Ebenso wirkt die notwendige thermische Behandlung bei Verwendung von Pastensystemen.

Die Anwendung von Folie beeinträchtigt die Lötsichsrheit.

Erfir.dungsgemäß wird die Aisfgaba dadurch gelöst, daß bis zum technologischen Schritt Kantenmetaliisierung eine 2ur Herstellung der Kanienmetallisierung der Chipwiderstände benötigte strulcturierte Leitbasisschicht und das Material für die Widerstandsschichi der Einzelwiderstände in programmierter Weise, auf einem großflächigen, planen und dielektrischen Substrat aufgebracht werden. Zusätzlich können die so vorbereiteten Widerstände noch mit einer Abdeckschicht gegen mögliche Umwelteinflüsse versehen werden. Somit ist das beschichtete dielektrische Substrat, ein Träger vieler Einzelchipwiderstände, als ein technologisch bedingtes Zwischenergebnis anzusehen. Die Kantenmetaliisierung wird vorbereitet, indem das dielektrische Substrat mit den bisher resultierten Schichten mittels Siebdruck mit einer auf Polymeren basierenden temperaturbeständigen Lackschicht z. B. Polyimidlackschicht, als eine zusätzliche Schutzlackschicht und anschließend beidseitig mit einer Galvaaoiackschicht versehen wird.

Die Galvanolackschicht wird nur dort aufgebracht, wo später keine galvanischen oder chemisch-reduktiven Metallisierungen stattfinden sollen.

Die spezifischen Eigenschaften der Leitbasisschicht nutzend, kann eine an sich bekannte galvanische Vernickelung der freiliegenden, d. h. nicht von der Poiyimidlackschicht bedeckten Teile der Leitbasisschicht vorgenommen werden. Nach dem Verfahrensschritt Galvanisch-Vernickeln werden die dielektrischen Substrate in längliche Streifen getrennt. Als nächster Verfahrensschritt erfolgt die Seitenflächenmetallisierung als eine chemisch-reduktive Vernickelung. Die chemisch-reduktive Vernickelung aller nicht mit der Galvanolackschicht bedeckten Flächen sichert folglich insgesamt die ^Kantenmetaliisierung der Chipwiderstände im Stroifenverband entweder in Gestelltechnik oder als Schüttgutvariante. Die Schichtenfolge aus galvanisch und chemisch-reduktiv abgeschiedenem Nickel erzeugt besonders kompakte, die Leitbasisschicht sicher kontaktierende elektrische Anschlußflächen an den einzelnen Chips. Diese Anschlußflächen bilden die Grundlage, um sehr gut Iötbare Chipwiderstände realisieren zu können. Nach dem Prozeß der Kantenmetallisierung wird die Galvanolackschicht mit geeigneten Lösungsmitteln im Schüttgutverfahren abgelöst und die beschichteten dielektrischen Substratstreifen zu lötfähigen Einzelchipwiderständen verarbeitet.

Ausführungsbeispie!

Die Erfindung wird anhand einer Zeichnung näher erläutert, welche sich auf die Katenmetallisierung von Dickschichtchipwiderständen bezieht

Es zeigen:

figur 1: Substrat

Figur 2: Detail aus Figur 1 mit Schichten 1 bis 4 Rgur 3: Detail aus Figur 1 mit Schichten 1 bis 6 Figur 4: Substrat mit Schichten 1 bis 6 (Längsschnitt) Figur 5: Chip-Widerstand

Auf einem dielektrischen Substrat'! aus Ai₂O₃-Keramik in Plattenforrn wird eine Ag/Pd-Paste mittels Siebdruck aufgebracht und eingebrannt. Es entsteht somit eine streifenartig strukturiert ausgebildete Leitbasisschicht 2 auf dem dielektrischen Substrat 1. Auf diese festhaftende Leitbasisschicht 2 wird das Material für die Widerstandsschicht 3 in Pastenform ebenfalls siebaufgedruckt und eingebrannt, sodaß ein technologisch bedingtes Zwischenergebnis gemäß Figur 1 entsteht. Die Widerstandsschicht 3 wird mit einer Abdeckschicht 4 versehen, die später als Schute der Chips vor Umwelteinflüssen dient. Das so beschichtete dielektrische Substrat 1 ist damit Träger vieler „Einzelchipwiderstände", wobei die Leitbasisschicht 2 als einzige Schicht eine komplexe elektrische Leitfähigkeit aufweist, was für den später folgenden Galvanisierungsvorgang notwendig ist. Figur 2 zeigt einen Schnitt in x-Richtung durch einen „Einzelchipwiderstand" nach der Bearbeitungsstufe — Abdeckschicht 4 auftragen —. Zum Schutz der Abdeckschicht 4 beim späteren Kantenmetallisierungsprozeß wird gemäß Figur 3 zweckmäßigerweise eine Polyimidlackschicht 5 aufgebracht, die die Abdeckschicht 4 vollständig überdeckt und sie somit vor Säuren und Alkalieneinfiüssen beim Metaliisierungsprozeß stützt. Für den Prozeß der Kantenmetaliisierung wird weiterhin eine Schicht 6 aus physikalisch trocknendem Galvanolack auf Vorder-und Rückseite des dielektrischen Substrats 1 aufgebracht. Diese GalvanolackschichtG ist so aufgebracht, daß die Polyimidlackschicht 5 in x-Richtung nicht völlig überlappt wird. Im folgenden Arbeitsgang wird der freiliegende Teil der Leitbasisschicht 2 galvanisch mit ca. 5/im Nickel beschichtet. Grundsätzlich besteht nach der galvanischen Beschichtung das Erfordernis, das elektrische Substrat 1 in y-Richtung gemäß Figur 1 als weitere Vorbereitung zur Kantenmatallisierung in Streifen zu trennen.

Die chemisch-reduktive Kantenmetaliisierung setzt voraus, daß sich auf jeden Fall eine Galvanolackschicht 6 entsprechend den Figuren 3 und 4 auf den einzelnen dielektrischen Substratstreifen befinden. Bei diesem Prozeßschritt der Kantenmetaliisierung werden die Streifen in einer ca. 1G%igen NaOH-Lösung bei einer Temperatur kleiner70°C gereinigt und ausgiebig gespült. Für das chemisch-reduktive Metallisieren aller nicht mit der Galvanolackschicht 6 bedeckten Flächen ist eine Vorbehandlung der Oberfläche durch Sensibilisieren und Aktivieren erforderlich.

-3- 239 638

Sensibilisieren;

ι emperatur: Zeit : Aktivieren:

Temperatur:

Zeit :

Metallisierungsbad

pH: T:

10	g/i	ml/1	SnC	2	COOH
30	ml/1	g/i	^CH3	COOH	COOMa . 3
20	ml/1	ml	GH._T<	-CH-CH-.
		⁰C		OH
920	ml	:. 10	des	t. H₂O
25	⁰C	g/i			O₄ . 7 H₂O
ma>	C 10	g/i	min »		-CH-COOH
0,5 g/l		PdCl₂	OH
15	g/l	CH₃	-CHp-COOH
15	g/i	CH₃	₂P0~ . H₂O
921	— 5	H₂O	NaOH
25	°c
max	. 10	min
20	NiS:
30	CH₇ ό

3	CH₃.
15	MaH.
4,3	5 mit
74
max	min

Hinter jedem Ärbeitsschriti erfolgt ein kurzzeitiges Spülen. Nach diesem Prozeß der Kantenmetalüsierung wird die Galvonolackschicht 6 mittels Tetrachlorkohlenstoff oder Trichlorethylen abgewaschen und die einzelnen Streifen getrocknet. In Figur 5 ist ein derartiger Chipwiderstand im Schnitt in Längsrichtung schematisch dargestellt, worin die aufgebrachte galvanische Nickelschicht 7 und die chernisch-reduktive Nickelschicht 8 entsprechend dargestellt sind.

Bei der Weiterverarbeitung der Chipwiderstände erweist es sich als besonders vorteilhaft, daß die Haftfestigkeit der chemischreduktiv abgeschiedenen Nickelschicht 8 mit ca. SOO Ncrn"² außerordentlich hoch ist.

Claims

-1 - Ζ'όϋ ööb

Patentanspruch:

Verfahren zur Kantenmetallisierung von Chipwiderständen in Dünn- oder Dickschichtausführung, bei dem auf einem dielektrischen Substrat (1) nacheinander eine Leitbasisschicht (2), eine Widerstandsschicht (3) und eine Abdeckschicht (4) als strukturierte Schichtenfolge aufgetragen wird, gekennzeichnet dadurch, daß auf die Abdeckschicht (4) und die noch freiliegenden Flächen der Leitbasisschicht (2), welche als einzige der Schichten streifenartig strukturiert ausgebildet ist und eine komplexe elektrische Leitfähigkeit aufweist, mittels eines drucktechnischen Verfahrens eine präzis strukturierte Polyimidlackschicht (E>) und über diese und auf der Rückseite des dielektrischen Substrates (I) eine ebenfalls strukturierte, physikaliüch-troeknende Galvanolackschich'c (6) so aufgetragen wird, daß die Leitbasisschicht (2) partiell galvanisch und die nach einem Trennprozeß entstehenden Subs'eratstreifen partiell chemisch-reduktiv vernickelt werden, wobei die chemisch-reduktiv abgeschiedene, auf die galvanisch abgeschiedene Nickelschicht übergreift.