DD228100A1

DD228100A1 - Flip-flop-schaltung mit kompensation des schwellspannungsunterschieds fuer dynamische halbleiterspeicher

Info

Publication number: DD228100A1
Application number: DD26908884A
Authority: DD
Inventors: Wolf-Ekkehard Matzke; Harald Pfeiffer
Original assignee: Mikroelektronik Zt Forsch Tech
Priority date: 1984-11-05
Filing date: 1984-11-05
Publication date: 1985-10-02

Abstract

Die Erfindung betrifft eine Flip-Flop-Schaltung mit Kompensation des Schwellspannungsunterschieds fuer dynamische Halbleiterspeicher mit Speicherzellen, die einen Signalspannungsunterschied liefern, der kleiner ist als die Differenz einzelner Schwellspannungen der verwendeten Enhancementtransistoren. Das Ziel und die Aufgabe bestehen darin, das Lesesignal solcher Speicherzellen, die vorzugsweise Eintransistorzellen verringerter geometrischer Abmessungen sind, durch geeignete Massnahmen verstaerkend in einen anderen Spannungsbereich zu konvertieren, so dass ein geringer schaltungstechnischer Aufwand fuer die Leseschaltung entsteht. Erfindungsgemaess ist zwischen den Transistoren (7; 8) und dem Gate des jeweils anderen kreuzgekoppelten Transistors (11; 12) jeweils ein weiterer Transistor (9; 10) geschaltet, an dessen Gate eine Taktspannung (02) anliegt. Zwischen den kreuzgekoppelten Transistoren (11; 12) ist jeweils ein weiterer Transistor (13; 14) angeschlossen, an dessen Sourceanschluss die Taktspannung (04) anliegt und an dessen Gateanschluss die Taktspannung (01) angeschlossen ist. Figur

Description

Flip-Flop-Schaltung mit Kompensation des Schwellspannungsunterschieds für dynamische Halbleiterspeicher

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Flip-Flop-Schaltung mit Kompensation des Schwellspannungsunterschieds für dynamische Halbleiterspeicher, bei denen die Speicherzellen einen geringen Signalspannungsunterschied liefern. Derartige Speicherzellen sind beispielsweise Eintransistorzellen mit verkleinerten geometrischen Abmessungen oder auch Ladungsschichtungszellen mit vereinfachter Taktansteuerung.

Charakteristik der bekannten Lösungen

Im allgemeinen sind aus verschiedenen Veröffentlichungen symmetrische Sensor-Flip-Flops als Leseverstärker in dynamischen Halbleiterspeichern bekannt. Sie dienen speziell zum Verstärken eines kleinen Sigajnlspannungsunterschieds, den dynamische Speicherzellen liefern. Bei allen bisher zur Anwendung gekommenen Flip-Flops muß entweder der Signalspannungsunterschied größer als die Differenz der Schwellspannung der beiden kreuzgekoppelten Transistoren SeIn₁ oder diese Differenz muß durch zusätzlichen schaltungstechnischen Aufwand kompensiert werden. Von Suzuki und Hirata wird in IEEE J. Solid-State Circuits, vol. SC-14 (1979) 6, ein Flip-Flop mit Kompensation des Schwellspannungsunterschieds der beiden kreuzgekoppelten

-5.1184-0209058

Transistoren vorgestellt. Diese Schaltung ist jedoch für die Anwendung.als Leseverstärker in dynamischen Halbleiterspeicharn nicht geeignet, da sie durch den hohen schaltungstechnischen Aufwand nicht in das Raster der Matrix paßt.

Eine weitere Schaltung wird von Mano u.a. in IEEE J. Solid State Circuits, vol_o SC-18 (1983) 5 vorgestellt. Bei dieser Schaltung erfolgt jedoch nur eine teilweise Kompensation dieses Schwellspannungsunterschieds«

Ziel der Erfindung

Das Ziel der Erfindung besteht darin, eine Flip-Flop-Schaltung mit Kompensation des Schwellspannungsunterschieds für dynamische Halbleiterspeicher zu schaffen, bei der der schaltungstechnische Aufwand gering und die Empfindlichkeit von technologisch bedingten SchwelIspannungsSchwankungen unabhängig ist,

Darlegung de-s Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, eine Flip-Flop-Schaltung mit Kompensation des Scliwellspannungsunterschieds für dynamische Halbleiterspeicher zu schaffen, wobei die Speicherzelle einen Signalspannungsunterschied liefert, der kleiner als die Differenz der Schwellspannung der kreuzgekoppelten Transistoren ist.und bei der das Lesesignal durch geeignete Maßnahmen verstärkend in einen anderen Spannungsbereich konvertiert wird, so daß der schaltungstechnische Aufwand s inkt.

Zur Lösung der Aufgabe wird von einer Flip-Flop-Schaltung mit Enhancementtransistoren ausgegangen, die verzugsweise Eintransistorzellen beinhaltet, bei denen die Matrix in zwei gleich aufgebaute Teile getrennt ist, zwischen denen sich, jeweils einer Bitleitung beider Hälften zugeordnet, der Leseverstärker befindet*

Jeder Bitleitung ist ein Decoderauswahltransistor zugeordnet, der diese mit der Datenleitung verbindet < > Jede Bitleitung ist über einen Transistor, an dessen Gate eine Taktspannung anliegt, mit dem Gate des jeweils anderen kreuzgekoppelten Transistors verbunden, wobei jeweils die Sourceanschlüsse der beiden kreuzgekoppelten Transistoren mit einer gemeinsamen Taktspannung verbunden sind,

ErfindungsgemäJB ist zwischen den Transistoren, die die Bitleitung mit den kreuzgekoppelten Transistoren verbinden und den kreuzgekoppelten Transistoren jeweils ein weiterer Transistor geschaltet, an dessen Gate eine Takt spannung anliegt. Die Gateanschlüsse der kreuzgekoppelten Transistoren sind mit den Drainanschlüssen zweier Transistoren verschaltet. Die Sourceanschlüsse der mit den kreuzgekoppelten Transistoren verbundenen Transistoren sind mit den Sourceanschlüssen der kreuzgekoppelten Transistoren über einen gemeinsamen Punkt verbunden, an dem die Taktspannung für die Sourceanschlüsse der kreuzgekoppelten Transistoren anliegt, in den Gateanschlüssen der mit den kreusgekoppelten Transistoren verbundenen Transistoren liegt eine weitere Taktspannung an» Die Drainanschlüsse der mit den Gateanschlüssen der kreuzgekoppelten Transistoren verbundenen Transistoren sind jeweils mit dem Drainanschluß des jeweils gleichen kreuzgekoppelten Transistors verbunden.

Im Speicherzustand sind die 7/ortlsitungen auf ITuIl YcIt entladen. .Gleichzeitig werden die Bitleitungen durch die an den Gateanschlussen der mit den kreuzgskoppelten Transistoren verbundenen Transistoren anliegende eingeschaltete Taktspannung, durch die an den Sourceanschlussen der kreuzgekoppelten Transistoren anliegende eingeschaltete Taktspannung und durch die an den Gateanschlüssen der die Bitleitung mit den Gateanschlussen verbindenden Transistoren anliegende eingeschaltete Taktspannung auf hohes Jttential vorgeladen, da der Highpegel der an den Gateanschlüssen des mit den kreuz-

gekoppelten 'Transistoren verbundenen Transistoren liegenden Takt spannung um die Schwellspannung über dem Wert dieses Potentials liegt und-die an den Sour ceansc hlüs sender kreuzgekoppelten Transistoren anliegende Taktspannung als.Highpegel dieses Potential hat. Die Datenleitungen werden ebenfalls auf hohes Potential vorgeladen. Ist die Vorladung beendet, wird die Taktspannung, die an den mit den kreuzgekoppelten Transistoren verbundenen Transistoren anliegt, abgeschaltet und die Taktspannung an den Transistoren, die zwischen den kreuzgekoppelten Transistoren und den mit der Bitleitung verbundenen Transistoren geschaltet sind, eingeschaltet.

Wird anschließend auf der einen Seite der geteilten Matrix die ausgewählte Wortleitung auf Highpegel gesetzt und sich entsprechend der gespeicherten Information entweder Low- oder Highpegel der Signalspannung an der einen Bitleitung eingestallt, 30 wird automatisch auf der anderen Seite der Matrix die Dummy-Wortleitung auf Highpegel gesetzt, und ea stellt sich eine Spannung genau in der Mitte zwischen Low- und Highpegel der Signalsρannung als Referenzspannung an der anderen Bitleitung ein»

Wenn bei abgeschalteter Taktspannung, welche an den die Bitleitung mit den kreuzgekoppelten Transistoren verbindenden Transistoren anliegt, der.Kippvorgang mit dem Absenken der an den Sourceanschlüssen der kreuzgekoppelten Transistoren anliegenden Taktspannung eingeleitet wird, ist der Differenz der beiden zu bewertenden Spannungen an den Knoten zwischen den Drainanschlüssen der kreuzgekoppelten Transistoren, und den Sourseanschlüssen der die Bitleitung mit den kreuzgekoppelten Transistoren verbindenden Transistoren die Differenz der Schwellspannungen der kreuzgekoppelten Transistoren überlagert, die damit vollständig unwirksam gemacht wird·

Bach erfolgtem Kippen wird bei eingeschalteter, an den Gateanschlüssen der die Bitleitung mit den kreuzgekoppelten Transistoren verbindenden Transistoren anliegender Takt-

spannung die Bitleitung im rail eines gelesenen Highpegels unverändert auf hohem Potential bleiben und im Pail des Lesens des Lowpegels auf Hull Volt entladen werden« Damit ist die gelesene Information wieder zurückgeschrieben worden. Die Datenleitung wird über den eingeschalteten Decoderauswahltransistor ebenfalls entweder auf hohem Potential, das durch Vorladung erzeugt wurde, verbleiben oder auch auf liull Volt entladen»

Im Einschreiben einer Information werden nach erfolgtem Refresh alle Leseverstärker durch Abschalten der an den Gateanschlüssen der die Bitlsitung mit den kreuzgekoppelten Transistoren verbindenden Transistoren anliegenden Taktspannung von den zuvor gesetzten Bitleitungen getrennt und die gewünschte Information über die Datenleitung eingeschrieben.

Die Vor.ladung der Bitleitungen erfolgt durch die ?lip-?lop-Schaltung selbst, wodurch die Vorladeschaltungen eingespart werden und die Schaltung unabhängig von technologisch bedingten Schwellspannungsdifferenzen der verwendeten Enhancementtransistoren wird. Die Schwellspannungsdifferenzkompensation erfolgt im Rahmen der Vorladung der Bitleitungen, so daß dadurch kein Geschwindigkeitsverlust in der Arbeitsweise erfolgt«

Ausführungsbeispiel

Die Erfindung ist anhand eines Ausführungsbeispiels und einer Zeichnung näher erläutert« Dabei zeigt

Fig. 1 die erfindungsgemäße Flip-Flop-Schaltung mit

Kompensation des Schwellspannungsunterschieds [j . für dynamische Halbleiterspeicher mit Taktdiagramm <>

Die in Pig. 1 dargestellte Flip—Flop-Schaltung enthält . metrixfö'rmig angeordnete Speicherzellen 1 mit einem Lesssignal,, das geringer als die Schwellsparuaungsdifferenz • der verwendeten Snhancenisnttransistoren sein kann. Im konkreten Fall handelt es sich um Sintransistorzellen mit verringerten geometrischen Abmessungen. Die Auswahl der entsprechenden Speicherzelle 1 erfolgt durch die Ansteuerung der Wortleitung 2, Dadurch stellt sich an der Bitleitung 3 das Lesesignal ein-Die Bit leitung 3 ist über einen Decodera-uswanltransistor 5_S dessen Gate über den Decoder durch den Dec oderauswahltakt 0_Ώ angesteuert wird, mit der Datenleitung 6 und über jeweils einen Koppeltransistor 7:8, dessen Gate vom Takt 0, angesteuert wird, mit einem Bewerterknoten A;3 verbunden. Die Betriebsweise ist dabei so organisiert, daß mit der Auswahl einer Speicherzelle auf der einen Seite gleichzeitig eine Dummy-Zelle auf der anderen Seite ausgewählt wird, die dann die Referenzspannung bereitstellt, Die Matritzen auf beiden Seiten des Flip-Flops sind gleich aufgebaut _β Der Bewerterknoten A;B ist über einen Transistor 9;1O₅ an

Dessen Gate ein Takt 0_O anliegt, mit dem Gate desjenigen kreusgekoppelten Transistoren 11;12 verbunden, dessen Drain an dem anderen Bewerterknoten A;B angeschlossen ist. Zwischen Gate und Source der kreuzgekoppelten Transistoren 11 und 12 sind jeweils zwei weitere Transistoren 13 und 14 angeordnet, dessen Gates vom Takt 0.. angesteuert werden. Die Sourcegebiete der Transistoren 11;12;13 und 14 sind mit einander verbunden und werden vom Takt 0. angesteuert.

Die Wirkungsweise des Leseverstärkers ist in Verbindung mit dem dargestellten Taktdiagramm folgende:

Im Speicherzustand sind die Wort leitungen 2 auf I¹TuIl Volt entladen. Gleichzeitig v/erden die Bitleitungen 3 durch die eingeschalteten Takte 0, ; 0- und 0_ά auf hohes Potential U_-5 vorgeladen, da der Highpegel des Taktes 0. um die Schwellspannung über dem Wert von U liegt und der Takt 0_A als Highpegel den Wert U hat. Damit stellen sich an den Knoten A und 3 folgende Spannungen ein:

= U_y

Die Datenleitungen 6 werden ebenfalls auf hohes Potential

^UDL = ^U7 - ^UT

vorgeladen. Ist die Vorladung beendet, wird der Takt 0. abgeschaltet und der Takt 0₉ eingeschaltet. ',Vird anschließend auf der einen Seite der geteilten Matrix die ausgewählte 7iortleitung auf Highpegel gesetzt und sich entsprechend der gespeicherten Information entweder Low- oder Highpegel der Signalspannung an der einen Sitleitung einstellt, so wird automatisch auf der anderen Seite der Matrix die Dummy-Wortleitung auf Highpegel gesetzt, und es stellt sich eine

- S

Spannung genau in der Mitte zwischen Low- und Highpegel . der Signalspannung als Refernzspannung an der anderen Bitleitung ein. Die sich jeweils an beiden Bitleitungen einstellenden Spannungen werden auf die Bewerterknoten A und übertragen· Wenn danach bei abgeschaltetem Takt 0-, dar Kippvorgang mit dem Absenken des'-Taktes 0_A eingeleitet wird, ist der Differenz der beiden su bewertenden Spannungen an den Knoten A und B die Differenz der Schwel!spannungen der Transistoren 11 und 12 überlagert, die damit vollständig unwirksam gemacht wird.

-o

Fach erfolgtem Kippen wird bei eingeschaltetem Takt 0_. die Bitleitung 2 im Pail eines gelesenen Highpegels unverändert auf hohem Potential bleiben und im Pali des Lesens des Lowpegs Is auf Hull YoIt entladen werden. Damit ist die gelesene Information wieder zurückgeschrieben worden. Die Datenleitung 6 wird über den-.eingeschalteten Decoderauswahltransistor 5 ebenfalls entweder auf hohem Potential, das durch Vorladung erzeugt wurde, verbleiben oder auch auf 2TuIl Volt entladen.

Zum Einschreiben einer Information werden nach erfolgtem Refresh alle Leseverstärker durch Abschalten des· Taktes 0_ von den zuvor gesetzten Bitleitungen getrennt und die gewünschte Information über die Datenleitung 6 eingeschrieben.

Claims

Erfindungsanspruch

Flip-Flop-Schaltung mit Kompensation das Schwellspannungsunterschieds für dynamische Halbleiterspeicher, bei dem die Speicherzellen einen Signalspannungsunterschied liefern, der kleiner als die technologisch bedingte Differenz einzelner Schwellspannungen der verwendeten Enhancement tr ans is tor en ist, mit vorzugsweise Eintransistorzellen, bei denen die Matrix in zwei gleich aufgebaute Teil getrennt ist, zwischen denen sich, jeweils einer Bitleitung beider Hälften zugeordnet, der Leseverstärker befindet, und jeder Bitleitung ein Decoderauswahltransistor zugeordnet ist, der diese mit der Datenleitung verbindet, jede Bitleitung ist über einen Transistor, an dessen Gate eine Taktspannung anliegt, mit dem Gate des jeweils anderen kreuzgekoppeiten Transistors verbunden, wobei jeweils die Sourceanschlüsse der beiden kreuzgekoppelten Transistoren mit einer gemeinsamen Taktspannung verbunden sind, gekennzeichnet' dadurch, daß zwischen den Transistoren (7;S) and dem Gate des- jeweils anderen kreuzgekoppelten Transistors (11;12) jeweils ein weiterer Transistor (9;10) geschaltet ist, an dessen Gate eine Taktspannung (0₉) anliegt, daß jeweils die Gateanschlüsse der kreuzgekoppelten Transistoren (11;12) mit den Drainanschlüssen zweier Transistoren (13;14) verschaltet sind, daß die Sourceanschlüsse der Transistoren (13;14) über einen gemeinsamen Punkt (F?) mit den Sourceanschlüssen der kreuzgekoppelten Transistoren (11 ; 12) verbunden sind, wobei an den Gateanschlüssen der Transistoren (13;14) die Taktspannung (0.j) anliegt, daß der gemeinsame Punkt (F?) mit einer v/eiteren Taktspannung (0..) verbunden ist, und daß die Drainanschlüsse der Transistoren (9;10) jeweils mit dem DrainanschiuS des jeweils gleichen kreuzgekoppelten Transistors (11;12) verbunden sind.

Hierzu 1 Blatt Zeichnungen