DD228100A1 - FLIP-FLOP CIRCUIT WITH COMPENSATION OF THE THRESHOLD VOLTAGE DYNAMIC SEMICONDUCTOR MEMORY - Google Patents
FLIP-FLOP CIRCUIT WITH COMPENSATION OF THE THRESHOLD VOLTAGE DYNAMIC SEMICONDUCTOR MEMORY Download PDFInfo
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Abstract
Die Erfindung betrifft eine Flip-Flop-Schaltung mit Kompensation des Schwellspannungsunterschieds fuer dynamische Halbleiterspeicher mit Speicherzellen, die einen Signalspannungsunterschied liefern, der kleiner ist als die Differenz einzelner Schwellspannungen der verwendeten Enhancementtransistoren. Das Ziel und die Aufgabe bestehen darin, das Lesesignal solcher Speicherzellen, die vorzugsweise Eintransistorzellen verringerter geometrischer Abmessungen sind, durch geeignete Massnahmen verstaerkend in einen anderen Spannungsbereich zu konvertieren, so dass ein geringer schaltungstechnischer Aufwand fuer die Leseschaltung entsteht. Erfindungsgemaess ist zwischen den Transistoren (7; 8) und dem Gate des jeweils anderen kreuzgekoppelten Transistors (11; 12) jeweils ein weiterer Transistor (9; 10) geschaltet, an dessen Gate eine Taktspannung (02) anliegt. Zwischen den kreuzgekoppelten Transistoren (11; 12) ist jeweils ein weiterer Transistor (13; 14) angeschlossen, an dessen Sourceanschluss die Taktspannung (04) anliegt und an dessen Gateanschluss die Taktspannung (01) angeschlossen ist. FigurThe invention relates to a flip-flop circuit with compensation of the threshold voltage difference for dynamic semiconductor memory with memory cells that provide a signal voltage difference that is smaller than the difference of individual threshold voltages of the enhancement transistors used. The object and the object are to convert the read signal of such memory cells, which are preferably single-transistor cells of reduced geometric dimensions, by suitable measures in an amplifying manner into another voltage range, so that a small circuit complexity arises for the read circuit. According to the invention, between the transistors (7; 8) and the gate of the respective other cross-coupled transistor (11; 12), a respective further transistor (9; 10) is connected, to whose gate a clock voltage (02) is applied. A further transistor (13; 14) is connected between the cross-coupled transistors (11; 12), the clock voltage (04) being applied to its source terminal and the clock voltage (01) being connected to its gate terminal. figure
Description
Flip-Flop-Schaltung mit Kompensation des Schwellspannungsunterschieds für dynamische HalbleiterspeicherFlip-flop circuit with compensation of the threshold voltage difference for dynamic semiconductor memories
Anwendungsgebiet der ErfindungField of application of the invention
Die Erfindung betrifft eine Flip-Flop-Schaltung mit Kompensation des Schwellspannungsunterschieds für dynamische Halbleiterspeicher, bei denen die Speicherzellen einen geringen Signalspannungsunterschied liefern. Derartige Speicherzellen sind beispielsweise Eintransistorzellen mit verkleinerten geometrischen Abmessungen oder auch Ladungsschichtungszellen mit vereinfachter Taktansteuerung.The invention relates to a flip-flop circuit with compensation of the threshold voltage difference for dynamic semiconductor memories, in which the memory cells provide a small signal voltage difference. Such memory cells are for example Eintransistorzellen with reduced geometric dimensions or charge-layer cells with simplified clock control.
Charakteristik der bekannten LösungenCharacteristic of the known solutions
Im allgemeinen sind aus verschiedenen Veröffentlichungen symmetrische Sensor-Flip-Flops als Leseverstärker in dynamischen Halbleiterspeichern bekannt. Sie dienen speziell zum Verstärken eines kleinen Sigajnlspannungsunterschieds, den dynamische Speicherzellen liefern. Bei allen bisher zur Anwendung gekommenen Flip-Flops muß entweder der Signalspannungsunterschied größer als die Differenz der Schwellspannung der beiden kreuzgekoppelten Transistoren SeIn1 oder diese Differenz muß durch zusätzlichen schaltungstechnischen Aufwand kompensiert werden. Von Suzuki und Hirata wird in IEEE J. Solid-State Circuits, vol. SC-14 (1979) 6, ein Flip-Flop mit Kompensation des Schwellspannungsunterschieds der beiden kreuzgekoppeltenIn general, symmetric sensor flip-flops are known from various publications as sense amplifiers in dynamic semiconductor memories. They are specifically designed to amplify a small difference in signal voltage provided by dynamic memory cells. In all previously used flip-flops either the signal voltage difference must be greater than the difference of the threshold voltage of the two cross-coupled transistors SeIn 1 or this difference must be compensated by additional circuit complexity. Suzuki and Hirata, in IEEE J. Solid State Circuits, vol. SC-14 (1979) 6, a flip-flop with compensation of the threshold voltage difference of the two cross-coupled
-5.1184-0209058-5.1184-0209058
Transistoren vorgestellt. Diese Schaltung ist jedoch für die Anwendung.als Leseverstärker in dynamischen Halbleiterspeicharn nicht geeignet, da sie durch den hohen schaltungstechnischen Aufwand nicht in das Raster der Matrix paßt.Transistors presented. However, this circuit is not suitable for the application as a sense amplifier in dynamic semiconductor memory because it does not fit into the grid of the matrix due to the high circuit complexity.
Eine weitere Schaltung wird von Mano u.a. in IEEE J. Solid State Circuits, volo SC-18 (1983) 5 vorgestellt. Bei dieser Schaltung erfolgt jedoch nur eine teilweise Kompensation dieses Schwellspannungsunterschieds«A further circuit is presented by Mano, inter alia, in IEEE J. Solid State Circuits, vol SC o-18 (1983). 5 However, this circuit only partially compensates for this threshold voltage difference «
Ziel der ErfindungObject of the invention
Das Ziel der Erfindung besteht darin, eine Flip-Flop-Schaltung mit Kompensation des Schwellspannungsunterschieds für dynamische Halbleiterspeicher zu schaffen, bei der der schaltungstechnische Aufwand gering und die Empfindlichkeit von technologisch bedingten SchwelIspannungsSchwankungen unabhängig ist,The object of the invention is to provide a flip-flop circuit with compensation of the threshold voltage difference for dynamic semiconductor memories, in which the circuitry complexity is low and the sensitivity of technologically induced SchwelIspannungsSchwankungen independent
Darlegung de-s Wesens der ErfindungExplanation of the essence of the invention
Der Erfindung liegt die Aufgabe zugrunde, eine Flip-Flop-Schaltung mit Kompensation des Scliwellspannungsunterschieds für dynamische Halbleiterspeicher zu schaffen, wobei die Speicherzelle einen Signalspannungsunterschied liefert, der kleiner als die Differenz der Schwellspannung der kreuzgekoppelten Transistoren ist.und bei der das Lesesignal durch geeignete Maßnahmen verstärkend in einen anderen Spannungsbereich konvertiert wird, so daß der schaltungstechnische Aufwand s inkt.The invention has for its object to provide a flip-flop circuit with Scliwellspannungsunterschieds compensation for dynamic semiconductor memory, wherein the memory cell provides a signal voltage difference which is smaller than the difference of the threshold voltage of the cross-coupled transistors.und in which the read signal by appropriate measures amplifying is converted into another voltage range, so that the circuit complexity s inkt.
Zur Lösung der Aufgabe wird von einer Flip-Flop-Schaltung mit Enhancementtransistoren ausgegangen, die verzugsweise Eintransistorzellen beinhaltet, bei denen die Matrix in zwei gleich aufgebaute Teile getrennt ist, zwischen denen sich, jeweils einer Bitleitung beider Hälften zugeordnet, der Leseverstärker befindet*To achieve the object, it is assumed that a flip-flop circuit with enhancement transistors, which entzogen contains Eintransistorzellen, in which the matrix is divided into two identically constructed parts, between which, each associated with a bit line of both halves, the sense amplifier is *
Jeder Bitleitung ist ein Decoderauswahltransistor zugeordnet, der diese mit der Datenleitung verbindet < > Jede Bitleitung ist über einen Transistor, an dessen Gate eine Taktspannung anliegt, mit dem Gate des jeweils anderen kreuzgekoppelten Transistors verbunden, wobei jeweils die Sourceanschlüsse der beiden kreuzgekoppelten Transistoren mit einer gemeinsamen Taktspannung verbunden sind,Each bit line is associated with a decoder selection transistor which connects them to the data line. Each bit line is connected to the gate of the other cross-coupled transistor via a transistor at whose gate a clock voltage is applied, with the source terminals of the two cross-coupled transistors being connected to a common one Clock voltage are connected
ErfindungsgemäJB ist zwischen den Transistoren, die die Bitleitung mit den kreuzgekoppelten Transistoren verbinden und den kreuzgekoppelten Transistoren jeweils ein weiterer Transistor geschaltet, an dessen Gate eine Takt spannung anliegt. Die Gateanschlüsse der kreuzgekoppelten Transistoren sind mit den Drainanschlüssen zweier Transistoren verschaltet. Die Sourceanschlüsse der mit den kreuzgekoppelten Transistoren verbundenen Transistoren sind mit den Sourceanschlüssen der kreuzgekoppelten Transistoren über einen gemeinsamen Punkt verbunden, an dem die Taktspannung für die Sourceanschlüsse der kreuzgekoppelten Transistoren anliegt, in den Gateanschlüssen der mit den kreusgekoppelten Transistoren verbundenen Transistoren liegt eine weitere Taktspannung an» Die Drainanschlüsse der mit den Gateanschlüssen der kreuzgekoppelten Transistoren verbundenen Transistoren sind jeweils mit dem Drainanschluß des jeweils gleichen kreuzgekoppelten Transistors verbunden.ErfindungsgemäJB is connected between the transistors which connect the bit line to the cross-coupled transistors and the cross-coupled transistors in each case a further transistor, applied to the gate of a clock voltage. The gate terminals of the cross-coupled transistors are connected to the drain terminals of two transistors. The sources of the transistors connected to the cross-coupled transistors are connected to the sources of the cross-coupled transistors via a common point at which the clock voltage for the sources of the cross-coupled transistors is applied, in the gates of the transistors connected to the crosstalk transistors another clock voltage is applied » The drains of the transistors connected to the gates of the cross-coupled transistors are respectively connected to the drain of the same cross-coupled transistor.
Im Speicherzustand sind die 7/ortlsitungen auf ITuIl YcIt entladen. .Gleichzeitig werden die Bitleitungen durch die an den Gateanschlussen der mit den kreuzgskoppelten Transistoren verbundenen Transistoren anliegende eingeschaltete Taktspannung, durch die an den Sourceanschlussen der kreuzgekoppelten Transistoren anliegende eingeschaltete Taktspannung und durch die an den Gateanschlüssen der die Bitleitung mit den Gateanschlussen verbindenden Transistoren anliegende eingeschaltete Taktspannung auf hohes Jttential vorgeladen, da der Highpegel der an den Gateanschlüssen des mit den kreuz-When stored, the ports are unloaded to ITlIl YcIt. At the same time, the bit lines are turned on by the on-state clock voltage applied to the gates of the transistors connected to the cross-coupled transistors, the on-state clock voltage applied to the source terminals of the cross-coupled transistors, and the on-state clock voltage applied to the gates of the transistors connecting the bit line to the gate terminals High potential is precharged, as the high level of the at the gate terminals of the with the cross-
gekoppelten 'Transistoren verbundenen Transistoren liegenden Takt spannung um die Schwellspannung über dem Wert dieses Potentials liegt und-die an den Sour ceansc hlüs sender kreuzgekoppelten Transistoren anliegende Taktspannung als.Highpegel dieses Potential hat. Die Datenleitungen werden ebenfalls auf hohes Potential vorgeladen. Ist die Vorladung beendet, wird die Taktspannung, die an den mit den kreuzgekoppelten Transistoren verbundenen Transistoren anliegt, abgeschaltet und die Taktspannung an den Transistoren, die zwischen den kreuzgekoppelten Transistoren und den mit der Bitleitung verbundenen Transistoren geschaltet sind, eingeschaltet.coupled transistor 'connected transistors lying clock voltage to the threshold voltage is above the value of this potential and the voltage applied to the sour ceansc hlüs transmitter cross-coupled transistors clock voltage als.Highpegel this potential. The data lines are also precharged to high potential. When the precharge is completed, the clock voltage applied to the transistors connected to the cross-coupled transistors is turned off and the clock voltage at the transistors connected between the cross-coupled transistors and the transistors connected to the bit line are turned on.
Wird anschließend auf der einen Seite der geteilten Matrix die ausgewählte Wortleitung auf Highpegel gesetzt und sich entsprechend der gespeicherten Information entweder Low- oder Highpegel der Signalspannung an der einen Bitleitung eingestallt, 30 wird automatisch auf der anderen Seite der Matrix die Dummy-Wortleitung auf Highpegel gesetzt, und ea stellt sich eine Spannung genau in der Mitte zwischen Low- und Highpegel der Signalsρannung als Referenzspannung an der anderen Bitleitung ein»If, subsequently, the selected word line is set to the high level on one side of the divided matrix and if either low or high level of the signal voltage is latched to the one bit line in accordance with the stored information, the dummy word line is automatically set to the high level on the other side of the matrix , and ea adjusts itself a voltage exactly in the middle between low and high level of the signal voltage as a reference voltage on the other bit line »
Wenn bei abgeschalteter Taktspannung, welche an den die Bitleitung mit den kreuzgekoppelten Transistoren verbindenden Transistoren anliegt, der.Kippvorgang mit dem Absenken der an den Sourceanschlüssen der kreuzgekoppelten Transistoren anliegenden Taktspannung eingeleitet wird, ist der Differenz der beiden zu bewertenden Spannungen an den Knoten zwischen den Drainanschlüssen der kreuzgekoppelten Transistoren, und den Sourseanschlüssen der die Bitleitung mit den kreuzgekoppelten Transistoren verbindenden Transistoren die Differenz der Schwellspannungen der kreuzgekoppelten Transistoren überlagert, die damit vollständig unwirksam gemacht wird·With the clock voltage off, applied to the transistors connecting the bit line to the cross-coupled transistors, the flip-flop is initiated by lowering the clock voltage applied to the sources of the cross-coupled transistors, the difference between the two voltages to be evaluated at the node between the drains the cross-coupled transistors, and the source terminals of the transistors connecting the bit line to the cross-coupled transistors superimpose the difference of the threshold voltages of the cross-coupled transistors, which is thus rendered completely ineffective ·
Bach erfolgtem Kippen wird bei eingeschalteter, an den Gateanschlüssen der die Bitleitung mit den kreuzgekoppelten Transistoren verbindenden Transistoren anliegender Takt-Tapped cascade occurs when the clock signal which is connected to the gate terminals of the transistors connecting the bit line with the cross-coupled transistors is switched on.
spannung die Bitleitung im rail eines gelesenen Highpegels unverändert auf hohem Potential bleiben und im Pail des Lesens des Lowpegels auf Hull Volt entladen werden« Damit ist die gelesene Information wieder zurückgeschrieben worden. Die Datenleitung wird über den eingeschalteten Decoderauswahltransistor ebenfalls entweder auf hohem Potential, das durch Vorladung erzeugt wurde, verbleiben oder auch auf liull Volt entladen»voltage the bit line in the rail of a high level read remain at a high potential unchanged and are discharged in the Pail of reading the low level to Hull Volt "Thus, the read information has been written back. The data line is also either at high potential, which was generated by precharge left on the decoder selection transistor on or discharged to liull volts »
Im Einschreiben einer Information werden nach erfolgtem Refresh alle Leseverstärker durch Abschalten der an den Gateanschlüssen der die Bitlsitung mit den kreuzgekoppelten Transistoren verbindenden Transistoren anliegenden Taktspannung von den zuvor gesetzten Bitleitungen getrennt und die gewünschte Information über die Datenleitung eingeschrieben.In the writing of information after the refresh, all the sense amplifiers are disconnected from the previously set bit lines by switching off the clock voltage applied to the gate terminals of the transistors connecting the bit line to the cross-coupled transistors and writing the desired information over the data line.
Die Vor.ladung der Bitleitungen erfolgt durch die ?lip-?lop-Schaltung selbst, wodurch die Vorladeschaltungen eingespart werden und die Schaltung unabhängig von technologisch bedingten Schwellspannungsdifferenzen der verwendeten Enhancementtransistoren wird. Die Schwellspannungsdifferenzkompensation erfolgt im Rahmen der Vorladung der Bitleitungen, so daß dadurch kein Geschwindigkeitsverlust in der Arbeitsweise erfolgt«The precharging of the bit lines is effected by the "flip-flop" circuit itself, whereby the precharging circuits are saved and the circuit becomes independent of technologically induced threshold voltage differences of the enhancement transistors used. The threshold voltage difference compensation takes place during the precharging of the bit lines, so that there is no loss of speed in the mode of operation «
Ausführungsbeispielembodiment
Die Erfindung ist anhand eines Ausführungsbeispiels und einer Zeichnung näher erläutert« Dabei zeigtThe invention is explained in more detail with reference to an embodiment and a drawing «showing
Fig. 1 die erfindungsgemäße Flip-Flop-Schaltung mitFig. 1, the flip-flop circuit according to the invention with
Kompensation des Schwellspannungsunterschieds [j . für dynamische Halbleiterspeicher mit Taktdiagramm <>Compensation of the threshold voltage difference [j . for dynamic semiconductor memories with timing diagram <>
Die in Pig. 1 dargestellte Flip—Flop-Schaltung enthält . metrixfö'rmig angeordnete Speicherzellen 1 mit einem Lesssignal,, das geringer als die Schwellsparuaungsdifferenz • der verwendeten Snhancenisnttransistoren sein kann. Im konkreten Fall handelt es sich um Sintransistorzellen mit verringerten geometrischen Abmessungen. Die Auswahl der entsprechenden Speicherzelle 1 erfolgt durch die Ansteuerung der Wortleitung 2, Dadurch stellt sich an der Bitleitung 3 das Lesesignal ein-Die Bit leitung 3 ist über einen Decodera-uswanltransistor 5S dessen Gate über den Decoder durch den Dec oderauswahltakt 0Ώ angesteuert wird, mit der Datenleitung 6 und über jeweils einen Koppeltransistor 7:8, dessen Gate vom Takt 0, angesteuert wird, mit einem Bewerterknoten A;3 verbunden. Die Betriebsweise ist dabei so organisiert, daß mit der Auswahl einer Speicherzelle auf der einen Seite gleichzeitig eine Dummy-Zelle auf der anderen Seite ausgewählt wird, die dann die Referenzspannung bereitstellt, Die Matritzen auf beiden Seiten des Flip-Flops sind gleich aufgebaut β Der Bewerterknoten A;B ist über einen Transistor 9;1O5 anThe one in Pig. 1 contains flip-flop circuit shown. memory cells 1 arranged metrixförmig with a Lesssignal, which may be less than the Schwellsparuaungsdifferenz • the Snnancenisnttransistoren used. In this specific case, these are sintransistor cells with reduced geometric dimensions. The selection of the corresponding memory cell 1 is carried out by the control of the word line 2, This turns on the bit line 3, the read signal-the bit line 3 is via a decoder-uswanltransistor 5 S whose gate is controlled via the decoder by the Dec orauswahltakt 0 Ώ , with the data line 6 and via a respective coupling transistor 7: 8, whose gate is controlled by the clock 0, connected to an evaluation node A; The mode of operation is organized so that with the selection of a memory cell on the one hand a dummy cell on the other side is selected at the same time, which then provides the reference voltage, the matrices on both sides of the flip-flop are the same structure β The evaluator node a; B is through a transistor 9; 1O to 5
Dessen Gate ein Takt 0O anliegt, mit dem Gate desjenigen kreusgekoppelten Transistoren 11;12 verbunden, dessen Drain an dem anderen Bewerterknoten A;B angeschlossen ist. Zwischen Gate und Source der kreuzgekoppelten Transistoren 11 und 12 sind jeweils zwei weitere Transistoren 13 und 14 angeordnet, dessen Gates vom Takt 0.. angesteuert werden. Die Sourcegebiete der Transistoren 11;12;13 und 14 sind mit einander verbunden und werden vom Takt 0. angesteuert.Whose gate is applied a clock 0 O , connected to the gate of those crosstalk transistors 11, 12 whose drain is connected to the other evaluator node A; B. Between the gate and source of the cross-coupled transistors 11 and 12 are each two further transistors 13 and 14 are arranged, whose gates are controlled by the clock 0 .. The source regions of the transistors 11, 12, 13 and 14 are connected to one another and are driven by the clock 0 .
Die Wirkungsweise des Leseverstärkers ist in Verbindung mit dem dargestellten Taktdiagramm folgende:The operation of the sense amplifier is in connection with the Taktdiagra mm shown below:
Im Speicherzustand sind die Wort leitungen 2 auf I1TuIl Volt entladen. Gleichzeitig v/erden die Bitleitungen 3 durch die eingeschalteten Takte 0, ; 0- und 0ά auf hohes Potential U-5 vorgeladen, da der Highpegel des Taktes 0. um die Schwellspannung über dem Wert von U liegt und der Takt 0A als Highpegel den Wert U hat. Damit stellen sich an den Knoten A und 3 folgende Spannungen ein:In the memory state, the word lines 2 are discharged to I 1 TuIl volts. At the same time, the bit lines 3 are switched on by the switched-on clocks 0 ,; 0- and 0 ά pre-charged to high potential U -5 , since the high level of the clock is 0. by the threshold voltage above the value of U and the clock 0 A has the value U as a high level. Thus, the following voltages occur at nodes A and 3:
= Uy = U y
Die Datenleitungen 6 werden ebenfalls auf hohes PotentialThe data lines 6 are also at high potential
UDL = U7 - UT U DL = U 7 - U T
vorgeladen. Ist die Vorladung beendet, wird der Takt 0. abgeschaltet und der Takt 09 eingeschaltet. ',Vird anschließend auf der einen Seite der geteilten Matrix die ausgewählte 7iortleitung auf Highpegel gesetzt und sich entsprechend der gespeicherten Information entweder Low- oder Highpegel der Signalspannung an der einen Sitleitung einstellt, so wird automatisch auf der anderen Seite der Matrix die Dummy-Wortleitung auf Highpegel gesetzt, und es stellt sich einesummoned. If the pre-charge is completed, the clock 0 is turned off and the clock 0 9 is turned on. Then, on one side of the divided matrix, the selected line is set high and, according to the stored information, either low or high level of the signal voltage is set on one line, the dummy word line automatically becomes on the other side of the matrix High level set, and it turns one
- S- p
Spannung genau in der Mitte zwischen Low- und Highpegel . der Signalspannung als Refernzspannung an der anderen Bitleitung ein. Die sich jeweils an beiden Bitleitungen einstellenden Spannungen werden auf die Bewerterknoten A und übertragen· Wenn danach bei abgeschaltetem Takt 0-, dar Kippvorgang mit dem Absenken des'-Taktes 0A eingeleitet wird, ist der Differenz der beiden su bewertenden Spannungen an den Knoten A und B die Differenz der Schwel!spannungen der Transistoren 11 und 12 überlagert, die damit vollständig unwirksam gemacht wird.Voltage exactly in the middle between low and high level. the signal voltage as reference voltage on the other bit line. The voltages which are respectively set on both bit lines are transmitted to the evaluator nodes A and X. If, after this, when the clock 0 is switched off, the tilting process is initiated with the lowering of the clock 0 A , the difference between the two evaluating voltages at the node A is initiated and B superimposes the difference of the threshold voltages of the transistors 11 and 12, which is thus rendered completely ineffective.
-o-O
Fach erfolgtem Kippen wird bei eingeschaltetem Takt 0_. die Bitleitung 2 im Pail eines gelesenen Highpegels unverändert auf hohem Potential bleiben und im Pali des Lesens des Lowpegs Is auf Hull YoIt entladen werden. Damit ist die gelesene Information wieder zurückgeschrieben worden. Die Datenleitung 6 wird über den-.eingeschalteten Decoderauswahltransistor 5 ebenfalls entweder auf hohem Potential, das durch Vorladung erzeugt wurde, verbleiben oder auch auf 2TuIl Volt entladen.Tray tilting occurs when the clock is switched on 0_. the bit line 2 in the Pail of a read high level remain unchanged at high potential and in the Pali of reading the Lowpegs Is unloaded to Hull YoIt. Thus, the read information has been written back. The data line 6 is also either left at high potential, which has been generated by precharge, or discharged to 2 μπ / l via the decoder selection transistor 5.
Zum Einschreiben einer Information werden nach erfolgtem Refresh alle Leseverstärker durch Abschalten des· Taktes 0_ von den zuvor gesetzten Bitleitungen getrennt und die gewünschte Information über die Datenleitung 6 eingeschrieben.For writing information, after the refresh has taken place, all the sense amplifiers are disconnected from the previously set bit lines by switching off the clock 0_ and the desired information is written in via the data line 6.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD26908884A DD228100A1 (en) | 1984-11-05 | 1984-11-05 | FLIP-FLOP CIRCUIT WITH COMPENSATION OF THE THRESHOLD VOLTAGE DYNAMIC SEMICONDUCTOR MEMORY |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
|---|---|
| DD228100A1 true DD228100A1 (en) | 1985-10-02 |
Family
ID=5561922
Family Applications (1)
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Country Status (1)
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|---|---|
| DD (1) | DD228100A1 (en) |
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1984
- 1984-11-05 DD DD26908884A patent/DD228100A1/en not_active IP Right Cessation
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