CS236377B1 - Zapojení obvodu pro snížení vlivu obnovování pamatované informace dynamické operační paměti na rychlost přenosů dat - Google Patents
Zapojení obvodu pro snížení vlivu obnovování pamatované informace dynamické operační paměti na rychlost přenosů dat Download PDFInfo
- Publication number
- CS236377B1 CS236377B1 CS838307A CS830783A CS236377B1 CS 236377 B1 CS236377 B1 CS 236377B1 CS 838307 A CS838307 A CS 838307A CS 830783 A CS830783 A CS 830783A CS 236377 B1 CS236377 B1 CS 236377B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- memory
- output
- information
- stored information
- Prior art date
Links
Landscapes
- Dram (AREA)
Abstract
fiešení se týká oboru počítačové techniky a řeší úkol zvýšení výkonu počítače. Tento úkol řeší tím, že na základě externí žádosti o obnovování pamatované informace vyvolává za určitých podmínek obnovování pamatované informace častěji než je nezbytně nutno, ale tak, aby nedocházelo ke koincidenci cyklů obnovování pamatované informace a pracovních cyklů operační paměti. Zapojení lze použít ve všech počítačích používajících dynamické operační paměti.
Description
Vynález se týká zapojení obvodů pro snížení vlivu obnovování pamatované informace dynamické operační paměti na rychlost přenosí; dat.
Dosavadní známá zapojení pro generaci žádosti o obnovování pamatované informace paměti využívají ke stanovení intervalu mezi žádostmi bud monostabilní klopné obvody, nebo čítače hodinových impulsů, které vytvářejí žádost o obnovování pamatované informace v pevných časových intervalech. Tato žádost často koliduje se žádostí o pracovní cyklus paměti, takže dochází k odkladu pracovního cyklu,a tím k prodloužení vybavovací doby operační paměti.
Tuto nevýhodu odstraňuje zapojení obvodu pro snížení počtu koincidencí mezi žádostmi o obnovování parketované informace a žádostmi o pracovní cyklus podle vynálezu, jehož podstata spočívá v tom, že první výstup programovatelného čítače je spojen s prvním vstupem součtového členu, jehož druhý vstup je spojen s druhým výstupem programovatelného Čítače. Na třetí vstup součtového členu je připojena externí žádost o cyklus obnovování pamatované informace. Výstup součtového členu je spojen s prvním vstupem registru žádost o cyklus obnovování pamatované informace, jehož druhý vstup je spojen s prvním vstupem programovatelného čítače a jsou na ně přivedeny taktovací hodiny. Výstup registru žádosti o cyklus obnovování pamatované informace je spojen s druhým vstupem programovatelného čítače a je veden k dalším obvodům.
Zapojení obvodu pro snížení vlivu obnovování pamatované informace dynamické operační paměti podle vynálezu silně omezuje koincidence žádas tí o cyklus obnovování pamatované informace a o pracovní cyklus paměti tím, že cyklus obnovování
- 2 236 pamatované informace vyvolává sice častěji, ale v době, kdy ne může dojít k žádosti o pracovní cyklus. Tím umožní okamžité uplatnění žádosti o pracovní cyklus paměti, zvyšuje tedy rychlost přenosu dat s pamětí,a tím i výkon celého systému.
Na připojeném obrázku je znázorněno jedno z možného zapojení obvodu podle vynálezu.
Sestává z programovatelného čítače JL, vyhodnocovacího obvodu 2 a registru 3 žádostí o obnovování pamatované informace.
Na hodinový vstup 120 programovatelného čítače JL a hodinový vstup 320 registru žádostí o cyklus obnovování pamatované informace 3 jsou přivedeny taktovací hodiny ze vstupu 02. První výstup 11 programovatelného čítače 1 je přiveden na první vstup 210 vyhodnocovacího obvodu 2 a druhý výstup 12 programovatelného čítače 1_ je spojen s druhým vstupem 220 vyhodno covacího obvodu 2, na jehož třetí vstup 230 je ze vstupu 01 přivedena externí žádost o cyklus obnovování pamatované informace. Výstup 21 vyhodnocovacího obvodu 2 je spojen s datovým prvním vstupem 310 registru 3 žádostí o cyklus obnovování pamatované informace, jehož výstup 31 je spojen s nulovacím prvním vstupem 110 programovatelného čítače 2 a s výstupem celého obvodu 03.
Programovatelný čítač JL čítá hodinové impulsy a po uplynutí nastaveného času vydá na prvním výstupu 11 signál do vyhodnocovacího obvodu 2, který jej vyhodnotí a nahraje do registru 3 žádostí o cyklus obnovování pamatované informace· Výstup registru 3 žádostí o obnovování pamatované informace zároveň vynuluje programovatelný čítače JJ. Druhý výstup 12 programovatelného čítače 1 udává podmínku, při které se uplatní externí žádost o cyklus obnovování pamatované informace ze vstupu 01 externí žádosti. Tato externí žádost vyvolá obnovování pamatované informace před uplynutím doby nastavené v programovatelném čítači JL, tak aby nedošlo ke koincidenci žádosti o cyklus obnovování pamatované informace a žádosti o pracovní cyklus paměti.
Zapojení podle vynálezu lze s výhodou využít ve všech počítačích používajících dynamické operační paměti.
Claims (1)
- Zapojení obvodu pro snížení vlivu obnovování pamatované informace dynamické operační paměti na rychlost přenosů dat, vyznačené tím, že první výstup (11) programovatelného čítače (1) je spojen s prvním vstupem (210) vyhodnocovacího obvodu (2), druhý výstup (12) programovatelného čítače (1) je spojen s druhým vstupem (220) vyhodnocovacího obvodu (2), jehož třetí vstup (230) je spojen se vstupem (01) externí žádosti o obnovování pamatované informace, zatímco výstup (21) vyhodnocovacího obvodu (2) je spojen s prvním vstupem (310) registru (3) žádosti o obnovování pamatované informace, jehož výstup (31) je spojen s výstupem (03) celého obvodu a s prvním vstupem (110) programovatelného čítače (1), jehož druhý hodinový vstup (120) je spojen s druhým hodinovým vstupem (320) registru (3) žádosti o obnovování pamatované in formace a zároveň se vstupem (02) taktovacích impulsů.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS838307A CS236377B1 (cs) | 1983-11-11 | 1983-11-11 | Zapojení obvodu pro snížení vlivu obnovování pamatované informace dynamické operační paměti na rychlost přenosů dat |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS838307A CS236377B1 (cs) | 1983-11-11 | 1983-11-11 | Zapojení obvodu pro snížení vlivu obnovování pamatované informace dynamické operační paměti na rychlost přenosů dat |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS830783A1 CS830783A1 (en) | 1984-06-18 |
| CS236377B1 true CS236377B1 (cs) | 1985-05-15 |
Family
ID=5433434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS838307A CS236377B1 (cs) | 1983-11-11 | 1983-11-11 | Zapojení obvodu pro snížení vlivu obnovování pamatované informace dynamické operační paměti na rychlost přenosů dat |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS236377B1 (cs) |
-
1983
- 1983-11-11 CS CS838307A patent/CS236377B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS830783A1 (en) | 1984-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4841440A (en) | Control processor for controlling a peripheral unit | |
| KR950033856A (ko) | 데이타 전송 제어방법과 이것에 사용하는 주변회로, 데이타 프로세서 및 데이타 처리 시스템 | |
| JPS5829197A (ja) | 動的メモリのリフレツシユ回路 | |
| EP0592165B1 (en) | Pulse generation/sensing arrangement for use in a microprocessor system | |
| GB1366401A (en) | Three state logic device with appl'ions | |
| EP0242879B1 (en) | Data processor with wait control allowing high speed access | |
| US4636656A (en) | Circuit for selectively extending a cycle of a clock signal | |
| JPS60160096A (ja) | メモリ書き直し要求回路 | |
| US5463756A (en) | Memory control unit and associated method for changing the number of wait states using both fixed and variable delay times based upon memory characteristics | |
| JPS5984289A (ja) | 画像信号出力装置 | |
| MX170835B (es) | Circuito habilitado de escritura cache retardada para un sistema de microcomputadora de doble bus con un 80386 y 82385 | |
| JP3099927B2 (ja) | マイクロコンピュータ | |
| US5465346A (en) | Method and apparatus for synchronous bus interface optimization | |
| CS236377B1 (cs) | Zapojení obvodu pro snížení vlivu obnovování pamatované informace dynamické operační paměti na rychlost přenosů dat | |
| JPS60263220A (ja) | クロツク信号発生回路 | |
| US5673419A (en) | Parity bit emulator with write parity bit checking | |
| JPH0650496B2 (ja) | 中央処理装置の性能を向上させる方法および装置 | |
| US4567571A (en) | Memory control for refreshing in a step mode | |
| JPS6132758B2 (cs) | ||
| US5325515A (en) | Single-component memory controller utilizing asynchronous state machines | |
| RU2022345C1 (ru) | Устройство сопряжения интерфейсов | |
| SU1193668A1 (ru) | Устройство дл умножени | |
| EP0798725A2 (en) | Method and appartus for limiting voltage drop in computer systems | |
| SU1267396A1 (ru) | Устройство дл ввода информации | |
| SU1615719A1 (ru) | Устройство дл обслуживани запросов |