CS213605B1 - Paměť pro postupný záznam a čtení - Google Patents

Description

Předmětem vynálezu je paměť, která řeěí postupný záznam a čtení logických signálů řetězcovitým uspořádáním paměťových obvodů a dalěích pomocných zejména hradlovacích logických obvodů.

V oblasti logických sítí jsou známá paměťová zapojení, která umožňují zápia logických signálů jednotlivě, popřípadě posloupností logických signálů anebo zápis posloupnosti kombinací logických signálů.

Paměť podle vynálezu spojuje vlastnosti dříve uvedených zapojení pro zápis a řeěí postupný zápis podle předem nebo průběžně stanovené posloupnosti časových okamžiků urču jících zápis a dále postupné nebo proměnlivé čtení podle předem nebo průběžně stanovené i, posloupnosti časových okamžiků určujících čtení. Skládá se z obvodů, označovaných v dalěím mnluvně jako paměťový obvod, títerý představuje elementární paměťový obvod, například dvojkovou paměť se záznamovým vstupem a s mazacím vstupem, a výstupem popřípadě s inversním výstupem, paměťovou buňkou nebo jiný výhodný paměťový prvek pro záznam jednoho popřípadě několika logických signálů, a dále se skládá z logických kombinačních obvodů s jedním nebo několika vstupy popřípadě pomoonými nebo vedlejěími vstupy, označovaných souhrnně jako pomocný logický obvod nebo logický obvod koncového stupně.

Podstata paměti pro postupný záznam a čtení podle vynálezu spočívá v tom, že se skládá ze základního řetězce složeného nejméně ze dvou paměťových obvodů základního řetězce

213 605

213 BOS spojených v kaskádě za sebou, přičemž výstup prvního paměťového obvodu základního řetězce je spojen se vstupem druhého paměťového obvodu základního řetězce, výstup prvního paměťového obvodu základního řetězoe je dále spojen s prvním vstupem prvního hradlovacího obvodu základního řetězoe, jehož druhý vstup je spojen s výstupem druhého paměťového obvodu základního řetězce, kterýžto výstup je dále spojen s prvním vstupem druhého hradlovacího obvodu základního řetezce, a skládá se nejméně z jednoho řetězce složeného nejméně ze dvou paměťových obvodů jednoho řetězoe spojených v kaskádě za sebou, kde výstup prvního paměťového obvodu jednoho řetězoe je spojen se vstupem druhého paměťového obvodu jednoho řetězoe, přičemž výstup prvního paměťového obvodu jednoho řetězce je dále spojen se vstupem prvního hradlovacího obvodu jednoho řetězoe, výstup druhého paměťového obvodu jednoho řetězoe je spojen se vstupem druhého hradlovacího obvodu jednoho řetězce, přičenž výstup prvního hradlovacího obvodu základního řetězce je spojen s řídicím vstupem prvního hradlovacího obvodu jednoho řetězoe, jehož výstup je spojen s prvním vstupem jednoho součtového obvodu konoeového stupně, výstup druhého hradlovacího obvodu základního řetězce je spojen s řídicím vstupem druhého hradlovacího obvodu jednoho řetězce, jehož výstup je spojen a druhým vstupem jednoho součtového obvodu koncového stupně.

Řídicí vstupy paměťových obvodů základního řetězce jsou spojeny v jednom uzlu.

Řídicí vstupy paměťových obvodů jednoho řetězoe jsou spojeny v jednom uzlu.

Řídicí vstupy hrsdlovaoíoh obvodů základního řetězoe jsou spojeny v jednom uzlu. Přednosti paměti pro postupný žáznam a čtení podle vynálezu je skutečnost, že umožňuje postupný záznam podle předem nebo průběžně stanovené posloupnosti časových okamžiků určujících zápis a dále postupné nebo proměnlivé čtení podle předem nebo průběžně stanovené posloupnosti časových okamžiků určujíoíoh čtění, a to posloupností logických signálů nebo posloupností skupin logických signálů, kterýžto zápis popřípadě čtění proběhne během jednoho jednotkového taktu logické sítě nezávisle na počtu paměťových obvodů v řetězcích a nezávisle na počtu postupně zapsaných logických signálů nebo na počtu postupně zapsanýoh skupin logiokých signálů, a souhrnný výsledek Čtení je vyjádřen jako logický signál na výstupu obvodu koncového stupně popřípadě výstupech obvodů koncového stupně.

Paměť pro postupný záznam a čtení podle vynálezu je v příkladném provedení znázorněna na přiloženém výkrese.

Na výkrese jsou paměťové obvody základního řetězoe spojeny v kaskádě za sebou tak, že výstup prvního paměťového obvodu základního řetězoe je spojen se vstupem rg druhého pameťovéhií^bvodu Rg základního řetězce, a výstup druhého paměťového obvodu Rg základního řetězoe je spojen se vstupem r^ třetího paměťového obvodu R^ základního řetězoe, a výstupy těchto pátaěťových obvodů jsou dále spojeny se vstupy hradlovaoíoh obvodů základního řetězce tak, že výstup prvního paměťového obvodu R^ základního řetězoe je spojen a prvním vstupem e^ prvního hradlovacího obvodu E základního řetězoe, jehož druhý vstup eg je spojen s výstupem druhého paměťového obvodu Rg základního řetězoe, kterýžto výstup je dále spojen s prvním vstupem druhého hradlovacího obvodu P základního řetězoe, jehož druhý vstup fg je ppojen s výstupem třetího paměťového obvodu R^ základního řetězoe, kterýžto výstup je dále spojen s prvním vstupem g^ třetího hradlovacího obvodu Q základního

213 BOS řetězce. Druhý vstup g₂ třetího hradlovacího obvodu G základního řetězce je nezapojen,

Paměťové obvody A^, Ag, A^, jednoho řetězce jsou spojeny v kaskádě za sebou tak, že výstup prvního paměťového obvodu A^ jednoho řetězce je spojen se vstupem a₂ druhého paměťového obvodu A_gjednoho řetězce, výstup druhého paměťového obvodu A₂ jednoho řetězce je spojen se vstupem třetího paměťového obvodu A^ jednoho řetězce. Výstup prvního paměťového obvodu Aj jednoho řetězce je dále spojen se vstupem h^ prvního hradlovacího obvodu jednoho řetezoe, výstup druhého paměťového obvodu A₂ jednoho řetězce je spojen se vstupem h_g druhého hradlovacího obvodu H₂ jednoho řetezoe, výstup třetího paměťového obvodu A^ jednoho řetězce je spojen se vstupem h^ třetího hradlovacího obvodu jednoho řetězce.

Paměťové obvody Bj, Bg, B^, dalšího řetězce jsou spojeny v kaskádě za sebou tak, že výstup prvního paměťového obvodu dalšího řetězce je spojen se vstupem b₂ druhého paměťového obvodu Bg dalšího řetězce, výstup druhého paměťového obvodu B₂ dalšího řetězce je spojen se vstupem b^ třetího paměťového obvodu B^ dalšího řetězce.

Výstup prvního paměťového obvodu B₂ dalšího řetězce je dále spojen se vstupem k-^ prvního hradlovacího obvodu dalšího řetězce, výstup druhého paměťového obvodu B₂ dalšího řetězce je spojen se vstupem kg druhého hradlovacího obvodu K₂ dalšího řetězce, výatup tře tího paměťového obvodu dalšího řetězce je spojen se vstupem k^ třetího hradlovacího obvodu dalšího řetezoe.

Hradlovací obvody jsou dále zapojeny tak, že výstup prvního hradlovacího obvodu E základního řetězce je spojen s řídicím vstupem prvního hradlovacího obvodu Hj jednoho řetězce, jehož výstup je spojen s prvním vstupem x^ jednoho součtového obvodu koncového stupně X, a s řídicím vstupem prvního hradlovacího obvodu dalšího řetězce, jehož výstup je spojen s prvním vstupem y^ dalšího součtového obvodu koncového stupně Y.

Výstup druhého hradlovacího obvodu £ základního řetězce je spojen s řídioím vstupem druhého hradlovacího obvodu H₂ jednoho řetězce, jehož výstup je spojen s druhým vstupem x₂ jednoho součtového obvodu Koncového stupně X, a s řídicím vstupem druhého hradlovacího obvodu K₂ dalšího řetězce, jehož výstup je spojen s druhým vstupem y₂ dalšího součtového koncového stupně Y.

Výstup třetího hradlovacího obvodu £ základního řetězce je spojen s řídicím vstupem

8' třetího hradlovacího obvodu jednoho řetězce, jehož výstup je spojen a třetím vstupem x^ jednoho součtového obvodu koncového stupně X, a s řídicím vstupem třetího hradlovacího obvodu K, dalšího, řetězce, jehož výstup je spojen s třetím vstupem y, dalšího jí součtového koncového stupně Y.

Paměťové obvody R^, Rg, Rj základního řetězce představují s výhodou dvojkové paměti, například klopné obvody se vstupními hradly, spojené v kaskádě za sebou v registrovém zapojení, přičemž jejich pomocné vstupy ^g, představují řídicí vstupy těchto paměťových obvodů v registrovém zapojení.

Základnímu řetězci přiřazené pomocné logické obvody jsou hradlovací obvody E, P, £ základního řetězce, které představují s výhodou kombinační logické obvody, například s logickou funkcí JE - HEHÍ ae dvěma vstupy e^, 6g| fj, fgj gj, gg, přičemž jejich případné další pomocné vstupy <f} jvpředstavují řídicí vstupy těchto kombinačních logických

213 BOS obvodů.

Paměťové obvody A^, Ag, A^jednoho řetězce, pamětové obvody B^, Bg, B^ dalšího řetězce představují s výhodou dvojkové paměti, například klopné obvody aa vstupními hradly, spojené v kaskádě za aebou v registrovém zapojení, přišemž jejioh pomocné vstupy popřípadě jejioh pomooné vstupy 4^, představují řídicí vstupy těchto paměťových obvodů v registrovém zapojení.

Jednomu řetězci přiřazené logické obvody jsou hradlovaoí obvody H^, Hg, jednoho řetězce, popřípadě dalšímu řetězci přiřazené pomocné logické obvody jsou hradlovací obvody Κ_χ, K₂, K-j dalšího řetězce, které představují s výhodou kombinační logické obvody, napřikladobvodys logickou funkcí hradla, se vstupem h^, hg, h₃ popřípadě se vstupem k^, kg, kj a s řídicím vstupem 7^· Y3 popřípadě a řídicím vstupem Ag, a^.

Jeden součtový obvodkoncového stupně X, popřípadě další součtový obvod konoového stupně Y představuje s výhodou kombinační logický obvod, například obvod s funkcí logiokého součtu, vztaženo na vstupy x^, x_g, Xg popřípadě na vstupy y^, y_g, y₃ přičemž případ né pomocné vstupy £, 2? těchto obvodů konoového stupně X, Y představují 8 výhodou řídioí vstupy pro uvolňování průchodu signálů těmito obvody.

Funkce paměti pro postupný záznam a čtení podle vynálezu je taková, že v jednom předem nebo průběžně stanoveném časovém okamžiku určujícím zápis přichází na vstup a^ prvního paměťového obvodu A^jednoho řetězce jeden logický signál nebo jeden'logický signál z jedné skupiny vstupních signálů, popřípadě na vstup b^ prvního paměťového obvodu B^ druhého ře·» tězoe druhý logický signál z jedné skupiny vstupních signálů, přičemž v tomto jednom časovém okamžiku ee uskutečňuje zápis přivedených logických signálů do těohto paměťových obvodů. Zároveň se Uskutečňuje zápis logického signálu předem zvólené logické hodnoty, a výhodou jedničkové logické hodnoty přivedeného na vstup prvního paměťového obvodu R^ základního řetězce z tohoto paměťového obvodu R^«

Uskutečnění zápisu je závislé na druhu použitých paměťových obvodů, například při použití dvijkové paměti se vstupními hradly se zápis uskutečňuje přivedením řídicího signálu na řídioí vstupy těohto hradel, tj. na pomooný vstup prvního paměťového obvodu základního řetězce, na pomocný vstup tC^ prvního paměťového obvodu A^ jednoho řetězce, popřípadě na pomooný vstup prvního paměťového obvodu Bg dalšího řetězce.

V druhém předem nebo průběžně stanoveném časovém okamžiku určujícím zápis přichází na vstup a^ prvního paměťového obvodu Aj jednoho řetězce další logický signál nebo jeden logický signál z další skupiny vstupních signálů, popřípadě na vstup b₁ prvního paměťového obvodu B^ dalšího řetězce druhý logický signál z další skupiny vstupních signálů, přičemž v tomto dalším časovém okamžiku se uskutečňuje zápis přivedených logických signálů do těchto paměťových obvodů. Zároveň se uskutečňuje zápis logického signálu předem zvolené logické hodnoty do prvního paměťového obvodu R^základního řetězce.

Současně se uskutečňuje zápis do druhého paměťového obvodu Rg základního řetězce, do druhého paměťového obvodu Ag jednoho řetězce, popřípadě do druhého paměťového obvodu Bj. dalšího řetězce, a sice těch logických signálů, které v jednom časovém okamžiku určujícím zápis byly zapsány do přísluěného prvního paměťového obvodu R^ základního řetězce,

213 605 prvního popřípadě dalšího řetězce, e které v druhém časovém okamžiku určujícím zápis vzhledem k dříve definovanému zapojení představují logické signály na příslušných výstupech těchto paměťových obvodů.

V případném dalším předem nebo průběžně stanoveném časovém okamžiku určujícím zápis se celý postup opakuje a rozšiřuje na případné třetí paměťové obvody R^, A^, řetězců. Výsledkem po tomto dalším časovém okamžiku je provedený zápis do tohoto třetího paměťového obvodu základního řetězce třetího paměťového obvodu A^ jednoho řetězce, popřípadě třetího paměťového obvodu B^ dalšího řetězce.

V jednom předem nebo průběžně stanoveném oasovém okamžiku určujícím čtení, který následoval časově například po druhém časovém okamžiku určujícím zápis, probíhá čtení jednoho logického signálu, nebo jednoho logického signálu z jedné skupiny vstupních signálů, který je zapeán ve druhém paměťovém obvodu A_g jednoho řetězce, popřípadě dalšího logického signálu z jedné skupiny vstupních signálů, zapsaného v druhém paměťovém obvodu Bg dalšího řetězce, a sice tak, že v tomto okamžiku čtení signál přivedený na řídicí vstupy £, hradlovacíoh obvodů Ε, F, G, základního řetězce uvolňuje průchod vstupního signálu na výstup toho hradlovacího obvodu základního řetězce, který splňuje logickou funkci «JE - MĚNÍ Příkladně se jedná o výstupní signál na výstupu druhého hradlovacího obvodu E základního řetězce podle rovnicej ^P “ [^fl * *2] * *

Tento signál způsobuje na řídicích vstupech připojených obvodů, a sice na řídicím vstupu druhého hradlovacího obvodu Hg jednoho řetězce, a na řídicím vstupu fcg hradlovacího obvodu Kg dalšího řetězce uvolnění průchodu signálu vždy ze vstupu hg, kg na příslušný výstup těchto hradlovacíoh obvodů Hg, Kg.

Ha výstupech součtových obvodů koncového stupně X, Y vzhledem k jejich součtové logické funkci vznikají signály shodně s příslušnými signály na výstupech hradlovacíoh obvodů Hg, Kg podle rovnic, platných pro okamžik čtěnís

X a hg í, ^g = Ag $ [fj

Bg f_x *

Zcela obdobná funkce se dosáhne při vynechání pomocných vstupů £, hradlovacíoh obvodů Ε, E, G, základního řetězce, a uplatněním pomocných vstupů X, V obvodů koncového stupně X,Y tak, že vhodným logickým signálem na těchto pomocných vstupech se uvolňuje průchod sidnálů těmito obvody koncového stupně v časovém okamžiku určujícím čtení.

Uplatnění paměti pro postupný záznam a čtení podle vynálezu je zejména v oblasti syntézy složitých logických obvodů řídicích soustav. Bezprostřední uplatnění je například ve výrobních linkách, kde informace o výrobku postupujícím z jednoho místa nebo výrobního úseku na další, a zejména při nestejné kontinuitě výroby, se zaznamenává ve tvaru vždy jednoho logického signálu nebo jedné skupiny logických signálů do příslušných řetězců paměťových obvodů a ve vhodných časových okamžicích, například odpovídajících příchodu příslušného výrobku do dalšího pracovního místa nebo výrobního úseku jsou čteny.

Předností tohoto uplatnění je zejména jednoduchost, přehlednost a snadná realizova6

213 SOS telnost, bez nároků na složitá a drahé universální řídicí systémy z oblasti číslicové a výpočetní techniky.

Claims (4)

1. Paměť pro postupný záznam a čtení složená z paměťových obvodů a z kombinačních logických obvodů vyznačená tím, že se skládá ze základního řetězce složeného nejméně ze dvou paměťových obvodů (R-p Rg) základního řetězoe spojenýoh v kaskádě za sebou, přičemž výstup paměťového obvodu (R^) základního řetězoe je spojen se vstupem (r₂) druhého paměťového obvodu (Rg) základního řetězoe, výstup prvního paměťového obvodu (Rj.) základního řetězoe je dále spojen s prvním vstupem (β_χ) prvního hradlovaoího obvodu (E) základního řetězoe, jehož druhý vstup (tg) je spojen s výstupem druhého paměťového obvodu (Rg) základního řetězce, kterýžto výstup je dále spojen s prvním vstupem (fj) druhého hradlovaoího obvodu (P) základního řetězoe, a skládá se z jednoho řetězce složeného nejméně ze dvou paměťových obvodů (A^, Ag) jednoho řetězce spojených v kaskádě za sebou, kde výstup prvního paměťového obvodu (A^) jednoho řetězce je spojen se vstupem (a₂) druhého paměťového obvodu (Ag) jednoho řetězoe, přičemž výstup prvního paměťového obvodu (A^) jednoho řetězoe je dále spojen se vstupem (^) prvního hradlovaoího obvodu (H^) jednoho řetězce, výstup druhého paměťového obvodu (Ag) jednoho řetězce je spojen se vstupem (hg) druhého hradlovaoího obvodu (Hg) jednoho řetězce, přičemž výstup prvního hradlovaoího obvodu (E) základního řetězoe je spojen s řídioím vstupem (^) prvního hradlovaoího obvodu (H^) jednoho řetězoe, jehož výstup js spojen s prvním vstupem (x^J jednoho součtového obvodu koncového stupně (X), výstup druhého hradlovaoího obvodu (P) základního řetězce je spojen s řídioím vstupem (fcg) druhého hradlovaoího obvodu (Hg) jednoho řetězoe, jehož výstup je spojen s druhým vstupem (Xg) jednoho součtového obvodu koncového stupně (X).

2. Paměť podle bodu 1 vyznačená tím, že řídioí vstupy ($p pamšťovýob obvodů (R^,Rg) základního řetězoe jsou spojeny v jednom uzlu.

3. Paměť podle bodu 1 vyznačená tím, že řídioí vstupy (<p ««g) paměťových obvodů (A£, Ag) jednoho řetězoe jsou spojeny v jednom uzlu.

4. Paměť podle bodu 1 vyznačená tím, Že řídicí vstupy (t,f) hradlovácích obvodů (E,P) základního řetězoe jsou spojeny v jednom uzlu.