CS210763B1

CS210763B1 - Zapojení logické sítě pro záznam a čtení,případně mazání

Info

Publication number: CS210763B1
Application number: CS340875A
Authority: CS
Inventors: Karel Bocek
Original assignee: Karel Bocek
Priority date: 1975-05-16
Filing date: 1975-05-16
Publication date: 1982-01-29

Abstract

Vynález se týká problematiky jednoúčelových logických sítí s paměťovými obvody pro záznam a čtení, případně mazáni. Podstata vynálezu spočívá v zapojení těchto obvodů do řetězců a jejich novým propojením. Řetězec paměťových obvodů sestává nejméně ze dvou paměťových obvodů spojených v kaskádě za sebou. Výstup prvního paměťového obvodu je spojen jednak se vstupem druhého pamětového obvodu, a jednak s prvním vstupem prvního kombinačního obvodu, výstup prvního kombinačního obvodu je spojen jednak s prvním výstupem zapojení, a jednak se vstupem prvního časového členu, jehož výstup je spojen s řídicím vstupem prvního paměťového obvodu, atd.

Description

Řetězec paměťových obvodů sestává nejméně ze dvou paměťových obvodů spojených v kaskádě za sebou. Výstup prvního paměťového obvodu je spojen jednak se vstupem druhého pamětového obvodu, a jednak s prvním vstupem prvního kombinačního obvodu, výstup prvního kombinačního obvodu je spojen jednak s prvním výstupem zapojení, a jednak se vstupem prvního časového členu, jehož výstup je spojen s řídicím vstupem prvního paměťového obvodu, atd.

Předmětem vynálezu je zapojení logické sítě pro záznam a čtení, případně mazání, složené z logických prvků a které řeší záznam a čtení, případně záznam a čtení spojené s mazáním přečteného stupně.

V oblasti logických sítí jsou známá paměťová zapojení, která umožňují zápis a případný postupný přenos logických signálů, popřípadě posloupnosti logických signálů, anebo posloupnosti kombinací logických signálů.

Zapojení podle vynálezu spojuje některé vlastnosti dříve uvedených zapojení pro zápis a postupný přenos informací a řeší záznam a čtení případně mazání řazením logických prvků do pravidelně větvené logické sítě.

Podstata zapojení logické sítě pro záznam a čtení případně mazání podle vynálezu složeného z řetězce paměťových obvodů sestávajícího nejméně ze dvou paměťových obvodů spojených v kaskádě za sebou, z kombinačních zejména hradlovacích logických obvodů a z časových členů podle vynálezu spočívá v tom, že výstup prvního paměťového obvodu je spojen se vstupem druhého paměťového obvodu a s prvním vstupem prvního kombinačního obvodu, výstup prvního kombinačního obvodu je spojen s prvním výstupem zapojení a se vstupem prvního časového členu, výstup prvního časového členu je spojen s řídicím vstupem prvního paměťového obvodu, výstup druhého paměťového obvodu je spojen s druhým vstupem prvního kombinačního obvodu a s prvním vstupem druhého kombinačního obvodu, výstup druhého kombinačního obvodu je spojen s druhým výstupem zapojení a se vstupem druhého časového členu, výstup druhého časového členu je spojen s řídicím vstupem druhého paměťového obvodu.

Řídicí vstup prvního kombinačního obvodu a řídicí vstup druhého kombinačního obvodu jsou spojeny ve vstupním uzlu.

Vstup každého paměťového obvodu se skládá z prvního vstupu a z druhého vstupu tohoto paměťového obvodu, a výstup každého paměťového obvodu se skládá z prvního výstupu a z druhého výstupu tohoto paměťového obvodu, kde první výstup prvního paměťového obvodu je spojen s prvním vstupem druhého paměťového obvodu, druhý výstup prvního paměťového obvodu je spojen ε druhým vstupem druhého paměťového obvodu, přičemž s prvním vstupem prvního kombinačního obvodu je spojen první výstup prvního paměťového obvodu, a s druhým vstupem prvního kombinačního obvodu je spojen druhý výstup druhého paměťového obvodu, s prvním vstupem druhého kombinačního obvodu je spojen první výstup druhého paměťového obvodu.

Předností zapojení podle vynálezu je skutečnost, že se skládá z pravidelně větvené logické sítě pro záznam a čtení případně mazání informace vyjádřené ve tvaru logických signálů. Při vyloučení informace složené výhradně z logických signálů rovných logické nule umožňuje zapojení v pouhém jednom taktu vyhledat vždy v pořadí další zapsanou informaci a provést její čtení popřípadě přenos na výstup zapojení, což může být s výhodou spojeno s mazáním takto přečteného řádu. Předností je dále minimální počet jednoduchých logických členů, složených s výhodou z běžných elementárních logických obvodů.

Zapojení logické sítě podl*e vynálezu je v příkladném provedení znázorněno na přiloženém výkrese, kde obr. 1 znázorňuje základní provedení, a obr. 2 a obr. 3 představují další modifikace.

Na obr. 1 je vstup alfa zapojeni spojen se vstupem prvního paměťového obvodu Pj, jehož výstup je spojen se vstupem druhého paměťového obvodu P₂, a dále s prvním vstupem prvního kombinačního obvodu H,. Výstup prvního kombinačního obvodu H₁ je spojen jednak s prvním výstupem X, zapojení, a jednak se vstupem prvního časového členu Tj. Výstup prvního časového členu Tj je spojen s řídicím vstupem fTj prvního paměťového obvodu Pj.

Výstup druhého paměťového obvodu P₂ je spojen se vstupem třetího paměťového obvodu P^, a dále s druhým vstupem ²hj prvního kombinačního obvodu H, a s prvním vstupem 'h₂ druhého kombinačního obvodu Hg. Výstup druhého kombinačního obvodu H2 je spojen s druhým výstupem Xg zapojeni a se vstupem druhého časového členu Tg· Výstup druhého časového členu Tg je spojen s řídicím vstupem 7^ druhého pamětového obvodu Pg.

Výstup třetího pamětového obvodu P-, je spojen se vstupem dalšího pamětového obvodu o 3 i

P_N, a déle š druhým vstupem hg druhého kombinačního obvodu Hg a s prvním vstupem h^ třetího kombinačního obvodu Hg. Výstup třetího kombinačního obvodu Hg je spojen s třetím výstupem Xg zapojení a se vstupem třetího časového členu Tg. Výstup třetího časového členu Tg je spojen s řídicím vstupem JTg třetího pamětového obvodu Pg.

Výstup dalšího pamětového obvodu P_N je spojen s prvním vstupem 'hjj dalšího kombinačního obvodu Hjj. Výstup dalšího kombinačního obvodu Hjj je spojen s dalším výstupem Xjj zapojení a se vstupem dalšího časového členu T^. Výstup dalšího časového členu T^ je spojen s řídicím vstupem TTJj dalšího pamětového obvodu Pj,.

Řídicí vstup JC, prvního kombinačního obvodu H,, řídicí vstup ářg druhého kombinačního obvodu Hg, řídicí vstupy třetího kombinačního obvodu Hg, atd., řídicí vstup dalšího kombinačního obvodu Hjj jsou spojeny ve vstupním uzlu

V dalším příkladném provedení podle obr. 2 se vstup zapojení skládá z prvního vstupu zapojení a z druhého vstupu ²< zapojeni.

Vstup prvního pamětového obvodu P, se skládá z prvního vstupu 'jo, a z druhého vstupu ²E, tohoto pamětového obvodu, vstup druhého pamětového obvodu Pg se skládá z prvního vstupu 'lig a z druhého vstupu ²]0g tohoto pamětového obvodu, vstup třetího pamětového obvodu Pg se skládá z prvního vstupu 'e₂ a z druhého vstupu ²£g tohoto pamětovéhoobvodu, atd., vstup dalšího pamětového obvodu se skládá z prvního vstupu '2^ a z druhého vstupu ²£^ tohoto pamětového obvodu.

Výstup prvního pamětového obvodu P. se skládá z prvního výstupu 'p. a z druhého výstu2 ^{v _} * pu P, tohoto pamětového obvodu, výstup druhého pamětového obvodu Pg se skládá z prvního výstupu 'Pg a z druhého výstupu ²Pg tohoto pamětového obvodu, výstup třetího pamětového obvodu Pg se skládá z prvního výstupu 'Pg a z druhého výstupu ²Pg tohoto pamětového obvodu, atd., výstup dalšího pamětového obvodu se skládá z prvního výstupu 'p_n a z druhého výstupu % tohoto pamětového obvodu.

První výstup 'p, prvního pamětového obvodu P, je spojen s prvním vstupem 'jjg druhého pamětového obvodu P2 druhý výstup ²P, prvního pamětového obvodu P, je spojen s druhým vstupem 'iig druhého pamětového obvodu Pg, první výstup 'Pg druhého pamětového obvodu Pg je spojen s prvním vstupem ¹ E.3 třetího pamětového obvodu E3, druhý výstup 'Pg druhého pamětového obvodu Pg je spojen s druhým vstupem ²£g třetího pamětového obvodu Pg, atd., první výstup

Po třetího pamětového obvodu P, je spojen s prvním vstupem 'e„ dalšího pamětového obvodu 1 · r ^W 2

Pjj, druhý výstup Pg třetího pamětového obvodu Pg je spojen s druhým vstupem jo^ dalšího pamětového obvodu £a·

S prvním vstupem 'h, prvního kombinačního obvodu H, je spojen první výstup 'p, prvního pamětového obvodu P,, a s druhým vstupem ²h, prvního kombinačního obvodu H, je spojen drup ’ V 1 hý výstup P_n druhého pamětového obvodu P₅, s prvním vstupem h, druhého kombinačního obvodu ” γ e- - 2

Hg je spojen první výstup £g druhého pamětového obvodu Pg, as druhým vstupem hg druhého kombinačního obvodu Hg je spojen druhý výstup ²Pg třetího pamětového obvodu Pg, s prvním vstupem 'hg třetího kombinačního obvodu Hg je spojen první výstup 'Pg třetího pamětového obvodu Pg, atd., s prvním vstupem 'h_N je spojen první výstup 'p_n dalšího pamětového obvodu Hjj.

V příkladném provedení podle obr. 3 je vstupní uzel £ zapojení vícenásobný a skládá se z prvního řídicího vstupu zapojení, z druhého řídicího vstupu £g zapojení, z třetího řídicího vstupu i₃ zapojení, atd., z dalšího řídicího vstupu š__N zapojení. Tyto řídicí vstupy zapojení jsou spojeny jednotlivě s řídicími vstupy kombinačních obvodů podle shodného indexu pořadí tak, že první řídicí vstup zapojení je spojen s řídicím vstupem 4^ prvního kombinačního obvodu H₁, druhý řídicí vstup £.₂ ^zaP°jení je spojen s řídicím vatupem #₂ druhého kombinačního obvodu H₂, třetí řídicí vstup 2₃ zapojení je spojen s řídicím vstupem třetího kombinačního obvodu Hp atd,, další řídicí vstup zapojení je spojen s řídicím vstupem dalšího kombinačního obvodu Hjj.

Funkce zapojení logické sítě pro záznam a čtení, případně mazání podle vynálezu v příkladném provedení podle obr. 1 je taková, že v jednom taktu se uskutečňuje zápis jedné informace na vstupu d do prvního paměťového obvodu Pj. V druhém v pořadí podle času taktu se uskutečňuje přenos této informace z prvního paměťového obvodu P, do druhého paměťového obvodu P₂ a zároveň zápis druhé informace na vstupu A do prvního pamětového obvodu P,.

Při vícenásobných vstupech a výstupech použitých obvodů a při zápisu informací složených vždy z několika logických signálů, a při vyloučení informace složené výhradně z logických signálů rovných logické nule je logický součet logických signálů, které představují jednu informaci, druhou informaci, popřípadě třetí informaci, případně další informaci, rovný logické jedničce.

Při vzniku řídicího signálu na řídicím vstupu 2 zapojení po druhém v pořadí podle času taktu vyhodnocuje druhý kombinační obvod Hg logickou funkci JE - NENÍ, a sice JE - na první vstupu ’h₂,, NENÍ - na druhém vstupu ²hg.

Na druhý vícenásobný výstup Xg zapojení přechází informace zapsaná v druhém paměťovém obvodu P₂ podle logického vztahu:

X₂ = ’h₂ ^{8 2}h₂ ® »í₂ = P₂ A ^p3 A Š (,)

Je zřejmé, že Xg = Pg, (2) neboť P^ = 0, ξ = 1.

Při zániku řídicího signálu na řídicím vstupu zapojení zanikne informace na výstupu druhého kombinačního obvodu Hg a tedy shodně na druhém výstupu Xg zapojení.

Zároveň probíhá vybuzení druhého časového členu Tg, na jehož výstupu vzniká impulsní signál, který na řídicím vstupuj druhého paměťového obvodu Pg způsobuje vymazání zapsané informace v tomto druhém paměťovém obvodu Pg.

Funkce zapojení v příkladném provedení podle obr. 2 je zcela obdobná. Rozdíl je v tom, že vícenásobné vstupy a vícenásobné výstupy jednotlivých paměťových obvodů jsou seskupeny vždy do jednoho vstupu a do druhého vstupu, do jednoho výstupu a do druhého výstupu.

Předpokládá se, že zásadně se informace zapsané do některého paměťového obvodu objevuje na jeho jednom vícenásobném výstupu, přičemž na příslušném druhém výstupu se objevuje informace inverzní. Pro Čtení a přenos na příslušný výstup zapojení platí obdobná logická kombinační funkce, například při zapsané informaci v jednom řádu a v druhém řádu přechází po dobu působení řídicího signálu na řídicím vstupu 2 zapojená informace zapsaná ve druhém řádu Pg na druhý výstup Xg zapojení podle logického vztahu:

^X2 ⁼ '^h2^ ^2h2 & *2 ⁼ '^P2 & ^2p3 ^A í (3)

Je zřejmé, že Xg = ¹Pg, (4) neboť ²Pj = 0,ξ = 1.

Při zániku řídicího signálu na řídicím vstupu 2 zapojení zanikne informace na výstupu Xg druhého kombinačního obvodu Hg a tedy shodně na druhém výstupu Xg zapojení. Zároveň

2,0763 probíhá vybuzení druhého časového členu Tg, na jehož výstupu vzniká impulsní signál, který na řídicím vstupu 7£g druhého paměťového obvodu Pg způsobuje vymazání zapsané informace v tomto druhém paměťovém obvodu Pg.

Funkce zapojení v příkladném provedení podle obr, 3 je taková, že jednotlivý řídicí signál na zvoleném řídicím vstupu zapojení umožňuje přenos informace z příslušného paměťového obvodu na příslušný výstup zapojení, a to nezávisle na tom, zda je v ostatních paměťových obvodech informace zapsaná nebo nikoliv.

Tak například při stavu zapsání informací ve všech paměťových obvodech řetězce a při působení řídicího signálu na třetím řídicím vstupu zapojení přechází po dobu působení tohoto řídicího signálu informace zapsaná ve třetím paměťovém obvodu na třetí výstup X^ zapojení podle logického vztahu:

' ^X3 = ’^h3 ⁴ % * *3 = ^P3 ^A «3 ^{5)

Je zřejmé, že Xj = P^, (6) neboť .

Při zániku řídicího signálu na třetím řídicím vstupu zapojení zanikne informace na výstupu třetího kombinačního obvodu H-j a tedy shodně na třetím výstupu X^ zapojení.

Vzhledem k omezenému časovému trvání informace ns výstupech zapojení lze připojením dalších paměťových členů tuto informaci do těchto paměťových členů zapisovat a uchovávat po libovolnou dobu, v souladu se začleněním zapojení podle vynálezu do celkové řídicí soustavy.

Uplatnění zapojení logické sítě pro záznam a čtení případně mazání podle vynálezu je zejména v oblasti syntézy složitých logických obvodů řídicích soustav. Bezprostřední uplatnění je například, ve výrobních linkách s přerušovaným charakterem výroby.

Předností tohoto uplatnění je zejména jednoduchost, přehlednost a snadná realizovatelnost s použitím běžných logických prvků, a dále značná provozní spolehlivost s nízkými nároky na údržbu.

Claims

PŘEDMĚT VYNÁLEZU

1. Zapojení logické sítě pro záznam a čtení případně mazání složené z řetězce paměťových obvodů sestávajícího nejméně ze dvou paměťových obvodů spojených v kaskádě za sebou, z kombinačních zejména hradlovaoích logických obvodů a z časových členů, vyznačené tím, že výstup prvního paměťového obvodu (P₁) je spojen se vstupem druhého paměťového obvodu (Pg) a s prvním Vstupem (¹h,) prvního kombinačního obvodu (H₁), výstup prvního kombinačního obvodu (H₁) je spojen s prvním výstupem (X₁) zapojení a se vstupem prvního časového členu (T₁), výstup prvního časového členu (T,) je spojen s řídicím vstupem ) prvního paměťového obvodu (P₁), výstup druhého paměťového obvodu (Pg) je spojen s druhým vstupem (²h,) prvního kombinačního obvodu (H^ as prvním vstupem ('hg) druhého kombinačního obvodu (Hg), výstup druhého kombinačního obvodu (Hg) je spojen s druhým výstupem (Xg) zapojení a se vstupem druhého časového členu (Tg), výstup druhého časového členu (Tg) je* spojen s řídicím vstupem (TTg) druhého paměťového obvodu (Pg).
2. Zapojení podle bodu 1, vyznačené tím, že řídicí vstup (^) prvního kombinačního obvodu (Hj) a řídicí vstup G/g) druhého kombinačního obvodu (Hg) jsou spojeny ve vstupním uzlu (ξ).
3. Zapojení podle bodu 1, vyznačené tím, že vstup každého paměíového obvodu se skládá z prvního vstupu a z druhého vstupu tohoto paměíového obvodu, a výstup každého paměíového obvodu se skládá z prvního výstupu a z druhého výstupu tohoto paměíového obvodu, kde první výstup (¹Pi) prvního paměíového obvodu (P,) je spojen s prvním vstupem (’p₂) druhého pamětového obvodu (P_o), druhý výstup (²P.) prvního pamětového obvodu (P.) je spojen s druhým η c. i i ί vstupem ( p₂) druhého pamětového obvodu (P₂), přičemž s prvním vstupem ( h₁) prvního kombinačního obvodu (H,) je spojen první výstup ('p.) prvního paměíového obvodu (P,), a 2 2 s druhým vstupem ( h,) prvního kombinačního obvodu (Hj) je spojen druhý výstup ( P₂) druhého paměíového obvodu (P₂), s prvním vstupem ('h₂) druhého kombinačního obvodu (H₂) je spojen první výstup (¹P₂) druhého pamětového obvodu (P₂).

3 listy výkresů