CN220821567U - 3d透明光传感器封装结构 - Google Patents
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Abstract
本实用新型公开了一种3D透明光传感器封装结构，包括基板、ASIC芯片、Vcsel芯片、第一封装胶层、第二封装胶层、3D透明胶层和导通垫层；ASIC芯片贴装在基板的顶面上，并通过第一封装胶层封装；Vcsel芯片通过3D透明胶层封装在ASIC芯片的顶部，形成堆叠芯片结构，Vcsel芯片通过第二封装胶层封装，且3D透明胶层的顶面延伸至第二封装胶层的顶面上方；导通垫层设置在第一封装胶层与第二封装胶层之间，导通垫层与Vcsel芯片和基板电连接，Vcsel芯片与基板电连接。本实用新型涉及光学传感器技术领域，能够解决现有技术中光学传感器体积大、散热性能不佳的问题。
Description
技术领域
本实用新型涉及光学传感器技术领域，尤其涉及一种3D透明光传感器封装结构。
背景技术
请参见附图1，现有技术的光学传感器包括基板1、盖体2、第一芯片3和第二芯片4；盖体2设置在基板1上，形成两个容腔，第一芯片3和第二芯片4分别封装在两个容腔内并通过打线与基板1电连接。
现有技术的光学传感器需要设置两个容腔，横向占用空间较大，而在竖向空间上，金线需要一定的打线高度，需在竖向上预留一定的空间，导致整个光学传感器的体积较大，同时也不具有良好的散热性能。因此，需要提供一种3D透明光传感器封装结构，能够解决现有技术中光学传感器体积大、散热性能不佳的问题。
实用新型内容
本实用新型的目的在于提供一种3D透明光传感器封装结构，能够解决现有技术中光学传感器体积大、散热性能不佳的问题。
本实用新型是这样实现的：
一种3D透明光传感器封装结构，包括基板、ASIC芯片、Vcsel芯片、第一封装胶层、第二封装胶层、3D透明胶层和导通垫层；ASIC芯片贴装在基板的顶面上，并通过第一封装胶层封装；Vcsel芯片通过3D透明胶层封装在ASIC芯片的顶部，形成堆叠芯片结构，Vcsel芯片通过第二封装胶层封装，且3D透明胶层的顶面延伸至第二封装胶层的顶面上方；导通垫层设置在第一封装胶层与第二封装胶层之间，导通垫层与Vcsel芯片和基板电连接，Vcsel芯片与基板电连接。
所述的Vcsel芯片与ASIC芯片上的感光区域错开设置，3D透明胶层覆盖Vcsel芯片的顶部与感光区域，且Vcsel芯片的顶部与感光区域之间的间隙通过第二封装胶层填充。
所述的3D透明胶层的顶面为弧面结构。
所述的第一封装胶层内沿厚度方向形成有第一导通通孔，第一金线设置在第一导通通孔内，第一金线的上端与导通垫层电连接，第一金线的下端与基板电连接。
所述的Vcsel芯片的内部打线，形成第二金线和第三金线，第二金线位于第二封装胶层内并与导通垫层电连接，第三金线位于第一封装胶层内并与基板电连接。
所述的第二金线和第三金线的直径小于第一金线的直径。
所述的基板内沿厚度方向形成有若干个第二导通通孔，第四金线和第五金线分别设置在若干个第二导通通孔内，第四金线的上端与第一金线电连接，第五金线的上端与第三金线电连接，第四金线和第五金线的下端分别引出至基板的底面。
所述的第四金线和第五金线的直径大于第三金线的直径。
所述的导通垫层位于第一封装胶层与第二封装胶层的交界面处，导通垫层高于3D透明胶层的底面。
所述的基板为层压基板。
本实用新型与现有技术相比，具有以下有益效果：
1、本实用新型由于采用堆叠的方式设置ASIC芯片和Vcsel芯片，同时通过在两层封装胶层之间设置导通垫层，能够满足堆叠的ASIC芯片和Vcsel芯片与基板之间的电连接，无需设置两个容腔分别封装ASIC芯片和Vcsel芯片，从而有效减少封装结构的横向占用空间，进而减小封装结构的体积。
2、本实用新型由于在第一封装胶层内通过第一导通通孔设置第一金线，在基板内通过第二导通通孔设置第四金线和第五金线，能够通过金线经导通垫层实现与Vcsel芯片的电连接，且导通通孔内的金线直径较大，能满足高电流和高散热的功能需求，沿厚度方向设置的导通通孔使金线具有良好的应力接着的同时使金线的走线最短，降低成本。
3、本实用新型由于在Vcsel芯片内打线，将第二金线和第三金线的打线位置移至芯片内部，能够有效的降低打线所需的竖向空间，从而降低封装结构的厚度，进一步减小封装结构的体积。
4、本实用新型由于采用3D透明胶覆盖ASIC芯片和Vcsel芯片，且Vcsel芯片与ASIC芯片的感光区域错开设置，能保证ASIC芯片的感光区域接收光线和Vcsel芯片的发射光线，保证光传感器的光学性能；同时，通过第二封装胶层在Vcsel芯片的顶部与感光区域之间的间隙内填充形成分隔，确保Vcsel芯片和ASIC芯片不会相互串扰。
附图说明
图1是现有技术光传感器封装结构的结构示意图；
图2是本实用新型3D透明光传感器封装结构的结构示意图；
图3是本实用新型3D透明光传感器封装结构中ASIC芯片和Vcsel芯片的堆叠俯视图；
图4是本实用新型3D透明光传感器封装结构中ASIC芯片和Vcsel芯片的堆叠主视图。
图中，1基板，101第四金线，102第五金线，2盖体，3第一芯片，4第二芯片，5ASIC芯片，6Vcsel芯片，601第二金线，602第三金线，7第一封装胶层，701第一金线，8第二封装胶层，9 3D透明胶层，10感光区域，11导通垫层。
具体实施方式
下面结合附图和具体实施例对本实用新型作进一步说明。
请参见附图2，一种3D透明光传感器封装结构，包括基板1、ASIC(ApplicationSpecific Integrated Circuit，即专用集成电路)芯片5、Vcsel(Vertical-CavitySurface-Emitting Laser，即垂直腔面发射激光器)芯片6、第一封装胶层7、第二封装胶层8、3D透明胶层9和导通垫层11；ASIC芯片5贴装在基板1的顶面上，并通过第一封装胶层7封装；Vcsel芯片6通过3D透明胶层9封装在ASIC芯片5的顶部，形成堆叠芯片结构，Vcsel芯片6通过第二封装胶层8封装，且3D透明胶层9的顶面延伸至第二封装胶层8的顶面上方；导通垫层11设置在第一封装胶层7与第二封装胶层8之间，导通垫层11与Vcsel芯片6和基板1电连接，Vcsel芯片6与基板1电连接。
ASIC芯片5和Vcsel芯片6采用堆叠的方式设置，无需设置两个容腔分别封装ASIC芯片5和Vcsel芯片6，能够有效减少对横向空间的占用。ASIC芯片5通过导电银胶等方式贴装在基板1上，Vcsel芯片6通过打线的方式与基板1连接，满足电连接需求。
封装胶层可采用两层黑色封装胶结构，即第一封装胶层7和第二封装胶层8，第一封装胶层7和第二封装胶层8之间通过导通垫层11实现电性导通连接，已满足ASIC芯片5和Vcsel芯片6与基板1之间的电连接。导通垫层11可优选为金属垫层。
直接在ASIC芯片5和Vcsel芯片6上点3D透明胶形成3D透明胶层9，3D透明胶具有透光功能，可满足ASIC芯片5和Vcsel芯片6的收发光需求。其他位置通过黑色封装胶填满封装，且3D透明胶层9延伸至第二封装胶层8的顶面上方，保证第二封装胶层8不会对ASIC芯片5和Vcsel芯片6的收发光线造成遮挡。
请参见附图3和附图4，所述的Vcsel芯片6与ASIC芯片5上的感光区域10错开设置，3D透明胶层9覆盖Vcsel芯片6的顶部与感光区域10，且Vcsel芯片6的顶部与感光区域10之间的间隙通过第二封装胶层8填充。
Vcsel芯片6的堆叠设置不遮挡ASIC芯片5上的感光区域10接收光线，通过3D透明胶层9覆盖在Vcsel芯片6和ASIC芯片5上，在保证感光区域10接收光和Vcsel芯片6发射光的同时保证封装效果。通过第二封装胶层8在Vcsel芯片6的顶部与感光区域10之间的间隙内填充形成分隔，确保Vcsel芯片6和ASIC芯片5不会相互串扰。
请参见附图4，所述的3D透明胶层9的顶面为弧面结构，可通过不同尺寸的弧面结构对光线进行折射和透射，从而满足Vcsel芯片6和ASIC芯片5的收发光需求，减少杂光干扰，保证封装结构的光学性能。
请参见附图2，所述的第一封装胶层7内沿厚度方向形成有第一导通通孔(图中未示出)，第一金线701设置在第一导通通孔内，第一金线701的上端与导通垫层11电连接，第一金线701的下端与基板1电连接。
通过第一导通通孔和第一金线701的设置，保证基板1与导通垫层11之间的电连接。且第一导通通孔和第一金线701竖向设置，能使第一金线701的长度最短，保证应力接着。
请参见附图2，所述的Vcsel芯片6的内部打线，形成第二金线601和第三金线602，第二金线601位于第二封装胶层8内并与导通垫层11电连接，第三金线602位于第一封装胶层7内并与基板1电连接。
Vcsel芯片6的第二金线601和第三金线602通过内部打线的方式设置，将第二金线601和第三金线602的打线位置移至芯片内部，能够有效减少打线所需的竖向高度，从而节省竖向占用空间，减小封装结构的体积。
请参见附图2，所述的第二金线601和第三金线602的直径小于第一金线701的直径。
优选的，第一金线701的直径可以是第二金线601和第三金线602的直径的两倍或两倍以上，满足高电流和高散热的功能需求。
请参见附图2，所述的基板1内沿厚度方向形成有若干个第二导通通孔(图中未示出)，第四金线101和第五金线102分别设置在若干个第二导通通孔内，第四金线101的上端与第一金线701电连接，第五金线102的上端与第三金线602电连接，第四金线101和第五金线102的下端分别引出至基板1的底面。
通过第二导通通孔和第四金线101、第五金线102的设置，能满足ASIC芯片5和Vcsel芯片6与封装结构外部元件的电连接，同时，能通过第四金线101、第五金线102将封装结构的内部热量向外散出，满足高电流和高散热的功能需求。
请参见附图2，所述的第四金线101和第五金线102的直径大于第三金线602的直径。
优选的，第四金线101和第五金线102的直径可以是第三金线602的直径的两倍或两倍以上，满足高电流和高散热的功能需求。
请参见附图2，所述的导通垫层11位于第一封装胶层7与第二封装胶层8的交界面处，导通垫层11略高于3D透明胶层9的底面。
导通垫层11的高度可根据Vcsel芯片6的打线位置适应性调整，便于将第二金线601与导通垫层11电连接，且导通垫层11的设置不会与第三金线602的打线发生干涉。
所述的基板1为层压基板，由基材、层压板、阻焊膜和丝印组成，采用电路板制造PCB层压工艺生产。
请参见附图2至附图4，本实用新型的生产流程是：
基板1可根据线路设计要求在生产厂完成第四金线101和第五金线102的布设。将ASIC芯片5通过导电银胶贴装在基板1上，将Vcsel芯片6通过3D透明胶层9封装在ASIC芯片5的非感光区域上，与感光区域10错开设置。
将第一封装胶层7封装在基板1上，用于封装ASIC芯片5以及Vcsel芯片6的底部，将导通垫层11贴在第一封装胶层7的顶面上。在第一封装胶层7封装时，预留第一导通通孔，用于布设第一金线701，使第一金线701在基板1的第四金线101与导通垫层11之间形成电性连接；Vcsel芯片6的底部内部打线，形成第三金线602，第三金线602与基板1的第五金线102形成电性连接。
Vcsel芯片6的上部内部打线，形成第二金线601，第二金线601与导通垫层11之间形成电性连接。将第二封装胶层8封装在第一封装胶层7上，用于封装Vcsel芯片6，并填充在Vcsel芯片6与感光区域10之间的间隙内，用于隔离收发光的干扰。第二封装胶层8封装时其顶面略低于3D透明胶层9的顶面。
以上仅为本实用新型的较佳实施例而已，并非用于限定实用新型的保护范围，因此，凡在本实用新型的精神和原则之内所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (10)
1.一种3D透明光传感器封装结构，其特征是：包括基板(1)、ASIC芯片(5)、Vcsel芯片(6)、第一封装胶层(7)、第二封装胶层(8)、3D透明胶层(9)和导通垫层(11)；ASIC芯片(5)贴装在基板(1)的顶面上，并通过第一封装胶层(7)封装；Vcsel芯片(6)通过3D透明胶层(9)封装在ASIC芯片(5)的顶部，形成堆叠芯片结构，Vcsel芯片(6)通过第二封装胶层(8)封装，且3D透明胶层(9)的顶面延伸至第二封装胶层(8)的顶面上方；导通垫层(11)设置在第一封装胶层(7)与第二封装胶层(8)之间，导通垫层(11)与Vcsel芯片(6)和基板(1)电连接，Vcsel芯片(6)与基板(1)电连接。
2.根据权利要求1所述的3D透明光传感器封装结构，其特征是：所述的Vcsel芯片(6)与ASIC芯片(5)上的感光区域(10)错开设置，3D透明胶层(9)覆盖Vcsel芯片(6)的顶部与感光区域(10)，且Vcsel芯片(6)的顶部与感光区域(10)之间的间隙通过第二封装胶层(8)填充。
3.根据权利要求1或2所述的3D透明光传感器封装结构，其特征是：所述的3D透明胶层(9)的顶面为弧面结构。
4.根据权利要求1所述的3D透明光传感器封装结构，其特征是：所述的第一封装胶层(7)内沿厚度方向形成有第一导通通孔，第一金线(701)设置在第一导通通孔内，第一金线(701)的上端与导通垫层(11)电连接，第一金线(701)的下端与基板(1)电连接。
5.根据权利要求1所述的3D透明光传感器封装结构，其特征是：所述的Vcsel芯片(6)的内部打线，形成第二金线(601)和第三金线(602)，第二金线(601)位于第二封装胶层(8)内并与导通垫层(11)电连接，第三金线(602)位于第一封装胶层(7)内并与基板(1)电连接。
6.根据权利要求5所述的3D透明光传感器封装结构，其特征是：所述的第二金线(601)和第三金线(602)的直径小于第一金线(701)的直径。
7.根据权利要求5所述的3D透明光传感器封装结构，其特征是：所述的基板(1)内沿厚度方向形成有若干个第二导通通孔，第四金线(101)和第五金线(102)分别设置在若干个第二导通通孔内，第四金线(101)的上端与第一金线(701)电连接，第五金线(102)的上端与第三金线(602)电连接，第四金线(101)和第五金线(102)的下端分别引出至基板(1)的底面。
8.根据权利要求7所述的3D透明光传感器封装结构，其特征是：所述的第四金线(101)和第五金线(102)的直径大于第三金线(602)的直径。
9.根据权利要求1所述的3D透明光传感器封装结构，其特征是：所述的导通垫层(11)位于第一封装胶层(7)与第二封装胶层(8)的交界面处，导通垫层(11)高于3D透明胶层(9)的底面。
10.根据权利要求1、4、5、7任一所述的3D透明光传感器封装结构，其特征是：所述的基板(1)为层压基板。
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