CN219979569U - 显示装置 - Google Patents

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Abstract

本公开涉及显示装置，该显示装置包括：导电层，在衬底上设置在不同的层中；过孔层，设置在导电层上；堤部，设置在过孔层上并限定发光区域；堤部图案，在过孔层上并在第一方向上延伸；第一电极，在堤部图案上并在第一方向上延伸；第二电极，设置在堤部图案上并在第一方向上延伸；以及发光元件，在第一电极和第二电极上。堤部图案彼此间隔开。第一电极和第二电极彼此间隔开。堤部和堤部图案限定其中设置有发光元件的对准区域。其中两个或更多个导电层在平面图中彼此重叠的区域在对准区域中约为80％或更多。

Description

显示装置
技术领域
本公开涉及显示装置。
背景技术
随着多媒体的进步，显示装置的重要性已经增加。因此，已经使用了各种类型的显示装置，诸如有机发光显示器装置和液晶显示器(LCD)装置。
存在诸如有机发光显示面板和液晶显示面板的显示面板作为显示装置的用于显示图像的器件。显示装置可以包括发光元件作为发光显示面板，并且例如，发光二极管(LED)包括使用有机材料作为发光材料的有机发光二极管(OLED)以及使用无机材料作为发光材料的无机发光二极管。
将理解的是，该技术部分的背景部分地旨在为理解该技术提供有用的背景。然而，该技术部分的背景也可以包括在本文中公开的主题的相应有效申请日之前不是相关领域中的技术人员所理解的部分的思想、概念或认知。
实用新型内容
本公开的目的中的一个是提供可以防止由于下部导电层的台阶差而导致形成在下部导电层上方的绝缘层的临界尺寸变化的显示装置。
本公开的目的不限于上述目的，并且本领域中技术人员通过本公开的以下描述将清楚地理解本公开的本文中未提及的另外目的。
根据本公开的实施方式，显示装置包括：多个导电层，在衬底上设置在不同的层中；过孔层，设置在多个导电层上；堤部，设置在过孔层上并且分隔发光区域；堤部图案，设置在过孔层上并且在第一方向上延伸；第一电极，设置在堤部图案上并且在第一方向上延伸；第二电极，设置在堤部图案上并且在第一方向上延伸；以及发光元件，设置在第一电极和第二电极上。堤部图案彼此间隔开。第一电极和第二电极彼此间隔开。堤部和堤部图案分隔其中设置有发光元件的对准区域。多个导电层中的两个或更多个在平面图中彼此重叠的区域在对准区域中为约80％或更多。
在实施方式中，堤部图案可以包括在平面图中与第一电极重叠的第一堤部图案、以及在平面图中与第二电极重叠的第二堤部图案。对准区域可以被堤部、第一堤部图案和第二堤部图案围绕。
在实施方式中，多个导电层可以包括设置在衬底上的第一导电层、设置在第一导电层上的第二导电层、以及设置在第二导电层上的第三导电层。
在实施方式中，其中第一导电层和第三导电层在平面图中彼此重叠的区域在对准区域中可以为约80％或更多。
在实施方式中，其中第一导电层和第二导电层在平面图中彼此重叠的区域在对准区域中可以为约80％或更多。
在实施方式中，其中第一导电层、第二导电层和第三导电层在平面图中彼此重叠的区域在对准区域中可以为约80％或更多。
在实施方式中，显示装置还可以包括设置在衬底上的下部金属层、以及设置在下部金属层上的至少一个晶体管。晶体管可以包括半导体层、设置在半导体层上的栅电极、设置在栅电极上的源电极和设置在栅电极上的漏电极。第一导电层可以包括下部金属层。第二导电层可以包括栅电极。第三导电层可以包括源电极和漏电极。
在实施方式中，显示装置还可以包括设置在第一导电层和第二导电层之间的缓冲层、设置在第一导电层和第二导电层之间的栅极绝缘层、以及设置在第二导电层和第三导电层之间的层间绝缘层。
在实施方式中，显示装置还可以包括与发光元件中的每个的一端接触的第一连接电极、以及与发光元件中的每个的另一端接触的第二连接电极。
根据本公开的实施方式，显示装置包括：多个像素，所述多个像素中的每个包括堤部图案、堤部、多个第一电极、多个第二电极以及多个子像素，其中，堤部图案设置在衬底上，在第一方向上延伸并且在第二方向上彼此间隔开，堤部设置在堤部图案上并且分隔发光区域，多个第一电极设置在堤部图案上，多个第二电极设置在堤部图案上，多个子像素包括第一子像素、第二子像素和第三子像素，第一子像素包括在多个第一电极中的第一电极和多个第二电极中的第二电极上的多个发光元件，第二子像素包括在多个第一电极中的另一第一电极和多个第二电极中的另一第二电极上的多个发光元件，并且设置成在第二方向上与第一子像素相邻，第三子像素包括在多个第一电极中的又一第一电极和多个第二电极中的又一第二电极上的多个发光元件，并且设置成在第二方向上与第二子像素相邻；第一扫描线，在第一方向上延伸；第一栅极图案，在平面图中与第一扫描线重叠并且电连接到第一扫描线；以及第一导电图案，在平面图中与第一扫描线和第一栅极图案重叠并且电连接到第一扫描线。多个第一电极和多个第二电极在第二方向上彼此间隔开。第一扫描线、第一栅极图案和第一导电图案设置在第一子像素中。在多个子像素中的每个中，堤部和堤部图案分隔其中设置有发光元件的对准区域。其中第一扫描线和第一栅极图案在平面图中彼此重叠的区域在第一子像素的对准区域中为约80％或更多。
在实施方式中，第一扫描线可以设置在衬底上。第一栅极图案可以设置在第一扫描线上。第一导电图案可以设置在第一栅极图案上。
在实施方式中，其中第一扫描线、第一栅极图案和第一导电图案在平面图中彼此重叠的区域在第一子像素的对准区域中可以为约80％或更多。
在实施方式中，第二子像素还包括：多个下部金属层，设置在衬底上；晶体管，设置在多个下部金属层上并电连接到设置在多个子像素中的每个中的多个第一电极中的相应的第一电极；以及电容器，设置在多个下部金属层上并电连接到设置在多个子像素中的每个中的多个第一电极中的相应的第一电极，并且电容器中的每个包括第一电容电极和在平面图中与第一电容电极重叠的第二电容电极。
在实施方式中，其中下部金属层和第二电容电极在平面图中彼此重叠的区域在第二子像素的对准区域中可以为约80％或更多。
在实施方式中，其中下部金属层、第一电容电极和第二电容电极在平面图中彼此重叠的区域在第二子像素的对准区域中可以为约80％或更多。
在实施方式中，第三子像素还可以包括：第一数据线，在第一方向上延伸；第二数据线，在第一方向上延伸；第三数据线，在第一方向上延伸；第二导电图案，分别电连接到第一数据线、第二数据线和第三数据线；以及第二电容电极，从第二子像素延伸。第一数据线至第三数据线可以在第二方向上彼此间隔开。
在实施方式中，其中第二数据线、第二导电图案和第二电容电极在平面图中彼此重叠的区域在第三子像素的对准区域中可以为约80％或更多。
在实施方式中，第三子像素还可以包括：第一虚设图案，设置在第二数据线和第二电容电极之间；第二虚设图案，设置在第二数据线和第二导电图案之间；以及第三虚设图案，设置在第二数据线和第二导电图案之间。其中第二数据线、第一虚设图案至第三虚设图案、第二导电图案和第二电容电极在平面图中彼此重叠的区域在第三子像素的对准区域中可以为约80％或更多。
在实施方式中，第一数据线、第二数据线和第三数据线可以设置在衬底上。第一虚设图案、第二虚设图案和第三虚设图案可以设置在第一数据线、第二数据线和第三数据线上。第二电容电极和第二导电图案可以设置在第一虚设图案、第二虚设图案和第三虚设图案上。
在实施方式中，第一虚设图案、第二虚设图案和第三虚设图案可以彼此间隔开，并且可以是浮置图案。
在根据实施方式的显示装置中，其中两个或更多个导电层(设置在其中发光元件被对准的对准区域下方的导电层)在平面图中彼此重叠的区域可以形成为相对于对准区域占据约80％或更多。因此，发光元件下方的过孔层可以是平坦的，并且可以防止设置在过孔层上方的绝缘层的临界尺寸变形。因此，可以防止发光元件和连接电极之间发生接触缺陷。
根据本公开的实施方式的效果不限于以上提交的效果，并且更多的各种效果包括在本公开的以下描述中。
附图说明
通过参考附图详细描述本公开的实施方式，根据本公开的实施方式的另外的理解将变得更加显而易见，在附图中：
图1是示出根据实施方式的显示装置的示意性平面图；
图2是示出根据实施方式的包括在显示装置中的线的布置的示意性平面图；
图3是示出根据实施方式的显示装置的子像素的等效电路的示意图；
图4是示出根据实施方式的设置在显示装置的像素中的线的示意性布局图；
图5和图6是示出图4中的线中的被分隔的一些线的示意性布局图；
图7是示出图4的线和堤部的布置的示意性布局图；
图8是示出根据实施方式的显示装置的像素中包括的电极和堤部的示意性平面图；
图9是沿着图8的线Q1-Q1'截取的示意性剖视图；
图10是示出根据实施方式的设置在显示装置的像素中的线和堤部的示意性布局图；
图11是沿着图10的线Q2-Q2'截取的示意性剖视图；
图12是沿着图10的线Q3-Q3'截取的示意性剖视图；
图13是沿着图10的线Q4-Q4'截取的示意性剖视图；
图14是示出根据实施方式的发光元件的示意图；
图15是示出根据另一实施方式的设置在显示装置的像素中的线和堤部的示意性布局图；
图16是沿着图15的线Q5-Q5'截取的示意性剖视图；
图17是沿着图15的线Q6-Q6'截取的示意性剖视图；以及
图18是沿着图15的线Q7-Q7'截取的示意性剖视图。
具体实施方式
现在将参考附图在下文中更全面地描述本实用新型，在附图中示出了本实用新型的优选实施方式。然而，本实用新型可以以不同的形式来实现，并且不应被解释为限于本文中阐述的实施方式。确切地说，提供这些实施方式使得本公开将是彻底和完整，并且将本实用新型的范围完全传达给本领域中的技术人员。
除非另外说明，否则所说明的实施方式将被理解为提供本公开的特征。因此，除非另外说明，否则各种实施方式的特征、组件、模块、层、膜、面板、区域和/或方面等(以下单独或统称为“元件”)可以以其它方式组合、分离、互换和/或重新布置，而不背离本公开。
在附图中通常提供交叉影线和/或阴影的使用来阐明相邻元件之间的边界。因此，存在或不存在交叉影线或阴影都不传达或指示对特定材料、材料性质、尺寸、比例、所示元件之间的共性和/或元件的任何其它特性、属性、性质等的任何偏好或要求，除非有说明。此外，在附图中，为了清楚和/或描述的目的，可以夸大元件的尺寸和相对尺寸。当实施方式可以不同地实现时，特定的工艺顺序可以与所描述的顺序不同地执行。例如，两个连续描述的工艺可以基本上同时执行，或者以与所描述的顺序相反的顺序执行。同样，相同的附图标记表示相同的元件。
当元件或层被称为在另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在所述另一元件或层上、直接连接到或直接联接到所述另一元件或层，或者可以存在居间的元件或层。然而，当元件或层被称为“直接”在另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在居间的元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。
尽管本文中可以使用术语“第一”、“第二”等来描述各种类型的元件，但是这些元件不应受这些术语限制。这些术语用于将一个元件与另一元件区分开。因此，下面讨论的第一元件可以被称为第二元件，而不背离本公开的教导。类似地，第二元件也可以被称为第一元件。
为了描述的目的，本文中可以使用诸如“下面”、“下方”、“之下”、“下部”、“上方”、“上部”、“之上”、“较高”、“侧”(例如，如在“侧壁”中)等的空间相对术语，并且从而描述如附图中所示的一个元件与另一(多个)元件的关系。除了附图中描绘的定向之外，空间相对术语旨在还包括装置在使用、操作和/或制造中的不同定向。例如，如果附图中的装置被翻转，则被描述为在其他元件或特征“下方”或“下面”的元件将随之定向为在所述其它元件或特征的“上方”。因此，术语“下方”可以包括上方和下方的定向两者。此外，装置可以以其它方式定向(例如，旋转90度或处于其它定向)，并且因此，应当相应地解释本文中使用的空间相对描述语。
本文中所用的术语用于描述特定实施方式的目的，而不是旨在进行限制。如本文中所用，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。此外，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和/或“包含有”指定所陈述的特征、整体、步骤、操作、元件、组件和/或其组的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。
本文中参考作为实施方式和/或中间结构的示意图的剖视图和/或分解图来描述各种实施方式。因此，将预期到例如由于制造技术和/或公差而导致的图示的形状的变化。因此，本文中公开的实施方式不应必然地被解释为限于区域的具体示出的形状，而是包括由于例如制造而导致的形状的偏差。以这种方式，附图中所示的区域本质上可以是示意性的，并且这些区域的形状可以不反映装置的区域的实际形状，并且因此，不一定旨在进行限制。
如本文中所用，术语“约”或“近似”包括所述值和在如本领域中普通技术人员在考虑所讨论的测量和与特定量的测量相关联的误差(即，测量系统的限制)时所确定的特定值的可接受偏差范围内的平均值。例如，“约”可以意指在一个或多个标准偏差内，或在所述值的±30％、±20％、±10％、±5％内。
出于本公开的目的，短语“A和B中的至少一个”可以被解释为仅A、仅B、或A和B的任何组合。此外，“X、Y和Z中的至少一个”和“选自由X、Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z、或X、Y和Z中的两个或更多个的任何组合。
除非本文中另外限定或暗示，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域中的技术人员所通常理解的相同的含义。还将理解的是，术语(诸如在常用词典中限定的术语)应当被解释为具有与它们在相关技术和本公开的上下文中的含义一致的含义，并且不应当被解释为理想的或过于正式的含义，除非在本文中清楚地如此限定。
本公开的各种实施方式的特征中的每个可以部分地或整体地组合或彼此组合，并且技术上各种互锁和驱动是可能的。每个实施方式可以彼此独立地实现，或者可以关联地一起实现。
在下文中，参考附图描述本公开的详细实施方式。
图1是示出根据实施方式的显示装置的示意性平面图。
参考图1，显示装置10显示移动图像或静止图像。显示装置10可以指提供显示屏的所有电子装置。例如，提供显示屏的电视、膝上型计算机、监视器、广告板、物联网(IoT)装置、移动电话、智能电话、平板个人计算机(PC)、电子手表、智能手表、手表电话、头戴式显示器、移动通信终端、电子日记本、电子书、便携式多媒体播放器(PMP)、导航器、游戏机、数码相机、可携式摄像机等可以包括在显示装置10中。
显示装置10可以包括用于提供显示屏的显示面板。显示面板的示例可以包括无机发光二极管显示面板、有机发光显示面板、量子点发光显示面板、等离子体显示面板、场发射显示面板等。在下文中，可以将无机发光二极管显示面板用作显示面板的示例，但显示面板的示例不限于此。在相同的技术精神对其它显示面板可以适用时，可以使用其它显示面板。
可以对显示装置10的形状进行各种修改。例如，显示装置10可以具有在水平方向上为长的矩形形状、在竖直方向上为长的矩形形状、正方形形状、具有圆角(顶点)的正方形形状、其它多边形形状、圆形形状等。显示装置10的显示区域DPA的形状也可以类似于显示装置10的整体形状。在图1中示出了在第二方向DR2上更长的矩形形状的显示装置10。
显示装置10可以包括显示区域DPA和非显示区域NDA。显示区域DPA可以是其中可以显示图像的区域，以及非显示区域NDA可以是其中不显示图像的区域。显示区域DPA可以被称为有效区域，以及非显示区域NDA可以被称为非有效区域。显示区域DPA可以占据显示装置10的中心。
显示区域DPA可以包括像素PX。像素PX可以设置成矩阵形式。在平面图中，每个像素PX的形状可以是矩形形状或正方形形状，但是本公开不限于此。每个像素PX的形状可以是其中每侧相对于一方向倾斜的菱形形状。像素PX中的每个可以设置成条型或岛型。此外，像素PX中的每个可以包括一个或多个发光元件，用于发射波长带(例如，特定的或可选择的波长带)的光以显示颜色(例如，特定的或可选择的颜色)。
非显示区域NDA可以设置在显示区域DPA附近(或与其相邻)。非显示区域NDA可以完全或部分地围绕显示区域DPA。显示区域DPA的形状可以是矩形，并且非显示区域NDA可以与显示区域DPA的四侧相邻。非显示区域NDA可以构成显示装置10的边框。包括在显示装置10中的线或电路驱动器可以设置在非显示区域NDA中，或者外部装置可以封装在非显示区域NDA中。
图2是示出根据实施方式的包括在显示装置中的线的布置的示意性平面图。
参考图2，显示装置10可以包括线。显示装置10可以包括扫描线SL(例如，第一扫描线SL1、第二扫描线SL2和第三扫描线SL3)、数据线DTL(例如，第一数据线DTL1、第二数据线DTL2和第三数据线DTL3)、初始化电压线VIL和电压线VL(第一电压线VL1、第二电压线VL2、第三电压线VL3和第四电压线VL4)。尽管未示出，但是显示装置10还可以包括其它线。显示装置10的线可以包括由第一导电层制成(或包括第一导电层)并且在第一方向DR1上延伸的线、以及由第三导电层制成并且在第二方向DR2上延伸的线，但是线中的每个的延伸方向不限于此。
第一扫描线SL1和第二扫描线SL2可以设置成在第一方向DR1上延伸。第一扫描线SL1和第二扫描线SL2可以设置成彼此相邻，并且另一第一扫描线SL1和另一第二扫描线SL2可以设置成在第二方向DR2上彼此间隔开。例如，第一扫描线SL1和第二扫描线SL2可以在第二方向DR2上与另一第一扫描线SL1和另一第二扫描线SL2间隔开。第一扫描线SL1和第二扫描线SL2可以电连接到与扫描驱动器(未示出)电连接的扫描线焊盘WPD_SC。第一扫描线SL1和第二扫描线SL2可以从设置在非显示区域NDA中的焊盘区域PDA延伸到显示区域DPA。
第三扫描线SL3可以设置成在第二方向DR2上延伸，并且可以设置成在第一方向DR1上与另一第三扫描线SL3间隔开。单个第三扫描线SL3可以电连接到一个或多个第一扫描线SL1或一个或多个第二扫描线SL2。扫描线SL(例如，第一扫描线SL1、第二扫描线SL2和第三扫描线SL3)可以在显示区域DPA的前表面上具有网格结构，但本公开不限于此。
数据线DTL可以设置成在第一方向DR1上延伸。数据线DTL可以包括第一数据线DTL1、第二数据线DTL2和第三数据线DTL3。第一数据线DTL1、第二数据线DTL2和第三数据线DTL3可以设置成一组并且彼此相邻。数据线DTL1、DTL2和DTL3中的每个可以设置成从设置在非显示区域NDA中的焊盘区域PDA延伸到显示区域DPA，但是本公开不限于此。数据线DTL可以设置成在第一电压线VL1和第二电压线VL2之间以一间隔(例如，相等的或均匀的间隔)彼此间隔开。第一电压线VL1和第二电压线VL2的详细描述在下面提供。
初始化电压线VIL可以设置成在第一方向DR1上延伸。初始化电压线VIL可以设置在数据线DTL和第一电压线VL1之间。初始化电压线VIL可以设置成从设置在非显示区域NDA中的焊盘区域PDA延伸到显示区域DPA。
第一电压线VL1和第二电压线VL2可以设置成在第一方向DR1上延伸，并且第三电压线VL3和第四电压线VL4可以设置成在第二方向DR2上延伸。第一电压线VL1和第二电压线VL2可以在第二方向DR2上交替设置，并且第三电压线VL3和第四电压线VL4可以在第一方向DR1上交替设置。第一电压线VL1和第二电压线VL2可以设置成在第一方向DR1上延伸，并横跨显示区域DPA(或与之交叉)。第三电压线VL3和第四电压线VL4中的一些线可以设置在显示区域DPA中，并且第三电压线VL3和第四电压线VL4中的其它线可以设置在位于显示区域DPA的在第一方向DR1上的两侧(例如，上侧或下侧)上的非显示区域NDA中。电压线VL可以在显示区域DPA的前表面上具有网格结构，但是本公开不限于此。
第一扫描线SL1、第二扫描线SL2、数据线DTL、初始化电压线VIL、第一电压线VL1和第二电压线VL2可以电连接到至少一个线焊盘WPD。每个线焊盘WPD可以设置在非显示区域NDA中。在实施方式中，每个线焊盘WPD可以设置在位于显示区域DPA的在第一方向DR1上的下侧(例如，另一侧或相对侧)上的焊盘区域PDA中。第一扫描线SL1和第二扫描线SL2可以电连接到设置在焊盘区域PDA中的扫描线焊盘WPD_SC。数据线DTL可以分别电连接到不同的数据线焊盘WPD_DT。初始化电压线VIL可以电连接到初始化线焊盘WPD_Vint。第一电压线VL1可以电连接到第一电压线焊盘WPD_VL1。第二电压线VL2可以电连接到第二电压线焊盘WPD_VL2。外部装置可以封装在线焊盘WPD上。外部装置可以通过各向异性导电膜、超声接合等封装在线焊盘WPD上。每个线焊盘WPD被示出为设置在设置于显示区域DPA的下侧上的焊盘区域PDA中，但是本公开不限于此。线焊盘WPD中的一些可以设置在焊盘区域PDA的上侧上，或者设置在显示区域DPA的左侧和右侧的任何一个区域中。
显示装置10的每个像素PX或每个子像素SPXn(n是1至3的整数)(参见图3)可以包括像素驱动电路。上述线可以向每个像素驱动电路施加驱动信号，并穿过每个像素PX或每个像素PX的外围。像素驱动电路可以包括晶体管和电容器。可以对每个像素驱动电路的晶体管和电容器的数量进行各种修改。根据实施方式，显示装置10的每个子像素SPXn可以具有其中像素驱动电路包括三个晶体管和一电容器的3T1C结构。在下文中，作为示例，像素驱动电路可以是3T1C结构，但是可以向其应用诸如2T1C结构、7T1C结构和6T1C结构的其它各种修改结构。
图3是示出根据实施方式的显示装置的子像素的等效电路的示意图。
参考图3，根据实施方式的显示装置10的每个子像素SPXn可以包括三个晶体管T1、T2和T3、存储电容器(也可简称为电容器)Cst和发光二极管EL。
发光二极管EL可以根据通过第一晶体管T1提供的电流发射光。发光二极管EL可以包括第一电极、第二电极和设置在第一电极和第二电极之间的至少一个发光元件ED(参见图8)。发光元件ED可以通过从第一电极和第二电极传送的电信号来发射波长带(例如，特定的或可选择的波长带)的光。
发光二极管EL的一端可以电连接到第一晶体管T1的源电极，并且其另一端可以电连接到第二电压线VL2，该第二电压线VL2被提供有低于第一电压线VL1的高电位电压(下文中，第一电源电压)的低电位电压(下文中，第二电源电压)。
第一晶体管T1可以根据第一晶体管T1的栅电极和源电极之间的电压差来调节从被提供第一电源电压的第一电压线VL1流向发光二极管EL的电流。例如，第一晶体管T1可以是用于驱动发光二极管EL的驱动晶体管。第一晶体管T1的栅电极可以电连接到第二晶体管T2的源电极，第一晶体管T1的源电极可以电连接到发光二极管EL的第一电极，并且第一晶体管T1的漏电极可以电连接到被施加第一电源电压的第一电压线VL1。
第二晶体管T2可以由第一扫描线SL1的扫描信号导通，并且将数据线DTL电连接到第一晶体管T1的栅电极。第二晶体管T2的栅电极可以电连接到第一扫描线SL1，第二晶体管T2的源电极可以电连接到第一晶体管T1的栅电极，并且第二晶体管T2的漏电极可以电连接到数据线DTL。
第三晶体管T3可以由第二扫描线SL2的扫描信号导通，并且将初始化电压线VIL电连接到发光二极管EL的一端。第三晶体管T3的栅电极可以电连接到第二扫描线SL2，第三晶体管T3的漏电极可以电连接到初始化电压线VIL，并且第三晶体管T3的源电极可以电连接到发光二极管EL的一端或第一晶体管T1的源电极。
在实施方式中，晶体管T1、T2和T3中的每个的源电极和漏电极不限于上述描述，并且可以反之亦然。晶体管T1、T2和T3中的每个可以由薄膜晶体管形成。在图3中，晶体管T1、T2和T3中的每个可以由N型金属氧化物半导体场效应晶体管(MOSFET)形成，但是本公开不限于此。例如，晶体管T1、T2和T3中的每个可以由P型MOSFET形成，或者晶体管T1、T2和T3的一部分可以是N型MOSFET，并且其另一部分可以由P型MOSFET形成。
存储电容器Cst可以形成在第一晶体管T1的栅电极和源电极之间。存储电容器Cst可以存储第一晶体管T1的栅极电压和源极电压之间的电压差。
第二晶体管T2的栅电极可以电连接到第一扫描线SL1，并且第三晶体管T3的栅电极可以电连接到第二扫描线SL2。第一扫描线SL1和第二扫描线SL2可以是彼此不同的扫描线，并且第二晶体管T2和第三晶体管T3可以通过从不同的扫描线SL1和SL2施加的扫描信号导通，但是本公开不限于此。第二晶体管T2和第三晶体管T3的栅电极可以电连接到相同的扫描线，并且可以通过从相同的扫描线施加的扫描信号同时导通。
在下文中，参考其它附图详细描述根据实施方式的显示装置10的每个像素PX的结构。
图4是示出根据实施方式的设置在显示装置的像素中的线的示意性布局图。图5和图6是示出图4中的线中的被分隔的一些线的示意性布局图。图7是示出图4的线和堤部的布置的示意性布局图。图8是示出根据实施方式的显示装置的像素中包括的电极和堤部的示意性平面图。图9是沿着图8的线Q1-Q1'截取的示意性剖视图。
图4是示出半导体层的有源层和作为设置在显示装置10的像素PX中的线的第一导电层、第二导电层和第三导电层的线的布局图。图5示出了第一导电层、半导体层和第二导电层。图6仅示出了第一导电层、第二导电层和第三导电层。图7示出了第一导电层的线、第二导电层的线、第三导电层的线、半导体层的有源层以及堤部BNL。图8示出了设置在线上的电极RME、堤部BNL和发光元件ED的布置。图9示出了电连接到第二子像素SPX2的第二晶体管T2的剖面。
参考图4至图9，显示装置10的像素PX可以包括子像素SPXn(n是1至3的整数)。例如，每个像素PX可以包括第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。第一子像素SPX1可以发射第一颜色的光，第二子像素SPX2可以发射第二颜色的光，并且第三子像素SPX3可以发射第三颜色的光。例如，第一颜色可以是红色，第二颜色可以是绿色，并且第三颜色可以是蓝色，但是本公开不限于此。相应的子像素SPXn可以发射相同颜色的光。在实施方式中，每个子像素SPXn可以发射蓝光。此外，尽管在图8中每个像素PX包括三个子像素SPXn，但是像素PX可以包括更大数量的子像素SPXn。
显示装置10的每个子像素SPXn可以包括发光区域EMA和非发光区域。发光区域EMA可以是其中发光元件ED发射波长带(例如，特定的或可选择的波长带)的光的区域。非发光区域可以是其中不设置发光元件ED的区域并且从发光元件ED发射的光不到达非发光区域。因此，光可以不从非发光区域发射。
发光区域EMA可以包括其中设置有发光元件ED的区域(例如，发光元件ED的区域)，并且可以包括从发光元件ED发射的光从其发射到与发光元件ED相邻的区域的区域(例如，光发射的区域)，但是本公开不限于此。发光区域EMA还可以包括其中从发光元件ED发射的光通过被另一构件反射或折射而发射的区域(例如，光反射或光折射的区域)。发光元件ED可以设置在相应的子像素SPXn中，并且可以包括其中设置有发光元件ED的区域(例如，发光元件ED的区域)和与其相邻的区域(例如，光发射、光反射和/或光折射的区域)。因此，可以形成多个发光区域EMA。
尽管每个子像素SPXn的发光区域EMA被示出为具有均匀面积，但是本公开不限于此。在一些实施方式中，每个子像素SPXn的相应发光区域EMA可以具有不同的面积，这取决于从设置在相应子像素SPXn中的发光元件ED发射的光的颜色或波长。
每个子像素SPXn还可以包括设置在非发光区域中的子区域SA。子区域SA可以设置在发光区域EMA的在第一方向DR1上的下侧(例如，另一侧或相对侧)上，并且可以设置于在第一方向DR1上彼此相邻的子像素SPXn的发光区域EMA之间。发光区域EMA和子区域SA可以在第二方向DR2上重复布置，并且发光区域EMA和子区域SA可以在第一方向DR1上交替布置，但是本公开不限于此。像素PX中的发光区域EMA和子区域SA可以具有与图8的布置不同的布置。由于发光元件ED不设置在子区域SA中，因此光可以不从子区域SA发射，并且设置在相应子像素SPXn中的电极RME的一部分可以设置在子区域SA中。设置在不同子像素SPXn中的电极RME可以通过子区域SA的分隔部分ROP彼此间隔开。
堤部BNL可以设置在发光区域EMA和子区域SA之间。堤部BNL可以包括在平面图中在第一方向DR1上延伸的部分和在第二方向DR2上延伸的部分，并且可以以格子图案设置在显示区域DPA的前表面上。堤部BNL可以遍及相应子像素SPXn的边界设置并分隔(例如，限定或环绕)相邻的子像素SPXn。在其它实施方式中，堤部BNL可以与每个子像素SPXn的发光区域EMA相邻(例如，围绕)。因此，堤部BNL可以分隔(例如，限定或围绕)发光区域EMA。发光区域EMA之间的间隔(或距离)、子区域SA之间的间隔(或距离)以及发光区域EMA和子区域SA之间的间隔(或距离)可以根据堤部BNL的宽度而变化。
电路层的设置在每个像素PX中并且电连接到发光元件ED的线和电路元件可以分别电连接到第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。然而，线和电路元件可以设置成与发光区域EMA在像素PX中的位置无关，而不设置成与由每个子像素SPXn或发光区域EMA占据的区域对应。
在一个像素PX中，电连接到第一子像素SPX1、第二子像素SPX2和第三子像素SPX3的电路层可以设置成图案(例如，特定的或可选择的图案)，并且图案可以以一个像素PX为单位重复布置，而不是在每个子像素SPXn中重复布置。设置在一个像素PX中的子像素SPXn可以基于发光区域EMA和子区域SA来划分，并且电连接到子像素SPXn的电路层可以设置成与子像素SPXn的区域无关。在显示装置10中，由于线和电路元件是基于单元像素PX而不是基于子像素SPXn设置，所以可以最小化由连接到子像素SPXn中的每个的电路层的线和电路元件占据的区域，并且可以更有利于实现高分辨率。
下面提供设置在显示装置10的像素PX中的层的详细描述。显示装置10可以包括衬底SUB、半导体层、导电层和绝缘层。半导体层、导电层和绝缘层可以设置在衬底SUB上。半导体层、导电层和绝缘层中的每个可以构成显示装置10的电路层和显示元件层。
衬底SUB可以是绝缘衬底。衬底SUB可以由诸如玻璃、石英或聚合物树脂的绝缘材料制成。衬底SUB可以是刚性衬底，但是也可以是能够经受弯曲、折叠、卷曲等的柔性衬底。
第一导电层可以设置在衬底SUB上。第一导电层可以包括在第一方向DR1上延伸的第一扫描线SL1、第二扫描线SL2、数据线DTL(第一数据线DTL1、第二数据线DTL2和第三数据线DTL3)、第一电压线VL1、第二电压线VL2、初始化电压线VIL以及下部金属层CAS1、CAS2和CAS3。
第一扫描线SL1和第二扫描线SL2可以在第一方向DR1上延伸。第一扫描线SL1和第二扫描线SL2可以设置在每个像素PX中，并且扫描线SL1和SL2中的每个可以遍及在第一方向DR1上布置的像素PX设置。例如，扫描线SL1和SL2中的每个可以遍及在相同行中的像素PX设置。第一扫描线SL1和第二扫描线SL2可以在第二方向DR2上彼此间隔开并且彼此相邻。第一扫描线SL1和第二扫描线SL2中的一个可以电连接到一个像素PX，并且电连接到像素PX的扫描线(或第一扫描线SL1和第二扫描线SL2中的一个)可以分别电连接到第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。扫描线SL1和SL2可以通过设置在另一导电层上的导电图案电连接到第二晶体管T2(例如，参考图3)和第三晶体管T3(例如，参考图3)，以向第二晶体管T2和第三晶体管T3施加扫描信号。
如上所述，第一扫描线SL1和第二扫描线SL2可以设置在一个像素PX内的位置(例如，特定的或可选择的位置)处，而不设置成分别与由第一子像素SPX1、第二子像素SPX2和第三子像素SPX3占据的区域对应。例如，在平面图中，第一扫描线SL1和第二扫描线SL2可以不与第一子像素SPX1、第二子像素SPX2和第三子像素SPX3中的每个重叠。在实施方式中，第一扫描线SL1和第二扫描线SL2可以相对于像素PX的中心设置在像素PX的在第二方向DR2上的左侧(例如，另一侧或相对侧)上，并且可以在平面图中设置在由第一子像素SPX1占据的区域中。
像素PX中包括的子像素SPXn可以根据扫描线SL1和SL2的布置来划分。例如，第一子像素SPX1可以是与扫描线SL1和SL2相邻的子像素，以及第二子像素SPX2和第三子像素SPX3可以不是这样的子像素。例如，第一子像素SPX1可以与扫描线SL1和SL2相邻，并且第二子像素SPX2和第三子像素SPX3可以不与扫描线SL1和SL2相邻(或可以与扫描线SL1和SL2间隔开)。电连接到子像素SPXn中的每个的线可以使用一个像素PX作为重复单元设置成图案(例如，特定的或可选择的图案)，而与由每个子像素SPXn占据的区域无关。例如，像素PX的第一子像素SPX1、第二子像素SPX2和第三子像素SPX3以及相邻像素PX的第一子像素SPX1、第二子像素SPX2和第三子像素SPX3可以具有相同的图案。因此，像素PX的子像素SPXn可以具有不同图案的下部导电层。例如，第一子像素SPX1可以具有与第二子像素SPX2和第三子像素SPX3的下部导电层不同图案的下部导电层。如下所述，当在每个子像素SPXn中设置具有不同图案的导电层时，由于子像素SPXn的导电层而导致的台阶差可以彼此不同。因此，在其上形成的层的临界尺寸(CD)可以彼此不同。在根据本公开的实施方式的显示装置10中，可以类似地形成由设置在由每个子像素SPXn占据的区域中的下部导电层形成的台阶差。因此，可以防止在其上形成的层的临界尺寸(例如，第二绝缘层PAS2的图案的临界尺寸)的不同形成。其详细描述在下面提供。
数据线DTL1、DTL2和DTL3可以在第一方向DR1上延伸。第一数据线DTL1、第二数据线DTL2和第三数据线DTL3可以设置在像素PX中，并且数据线DTL1、DTL2和DTL3中的每个可以遍及在第一方向DR1上布置的像素PX设置。第一数据线DTL1、第二数据线DTL2和第三数据线DTL3可以设置成在第二方向DR2上彼此间隔开。在其它实施方式中，第一数据线DTL1、第二数据线DTL2和第三数据线DTL3可以设置成彼此相邻。第一数据线DTL1、第二数据线DTL2和第三数据线DTL3可以在第二方向DR2上顺序布置，并且可以分别电连接到第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。相应的数据线DTL1、DTL2和DTL3可以通过设置在不同导电层上的导电图案电连接到第二晶体管T2(例如，参考图3)，并且向第二晶体管T2施加数据信号。
如上所述，第一数据线DTL1、第二数据线DTL2和第三数据线DTL3可以设置在像素PX内的位置(例如，特定的或可选择的位置)处，而不分别与由第一子像素SPX1、第二子像素SPX2和第三子像素SPX3占据的区域对应。例如，在平面图中，第一数据线DTL1、第二数据线DTL2和第三数据线DTL3可以不与第一子像素SPX1、第二子像素SPX2和第三子像素SPX3中的每个重叠。尽管第一数据线DTL1、第二数据线DTL2和第三数据线DTL3被示出为设置在像素PX内的第三子像素SPX3中，但是本公开不限于此。
初始化电压线VIL可以在第一方向DR1上延伸，并且遍及在第一方向DR1上布置的像素PX设置。在平面图中，初始化电压线VIL可以在第一数据线DTL1的左侧上，并且可以设置在下部金属层CAS1、CAS2和CAS3与第一数据线DTL1之间，但是本公开不限于此。初始化电压线VIL可以电连接到设置在不同导电层上的导电图案，并且电连接到子像素SPXn中的每个。初始化电压线VIL可以电连接到第三晶体管T3(例如，参考图3)的漏电极，并且可以向第三晶体管T3施加初始化电压。
第一电压线VL1和第二电压线VL2可以设置成在第一方向DR1上延伸，并且第一电压线VL1和第二电压线VL2中的每个可以遍及在第一方向DR1上布置的像素PX设置。第一电压线VL1可以设置在第二扫描线SL2与下部金属层CAS1、CAS2和CAS3之间。第二电压线VL2可以设置在第一扫描线SL1的在第二方向DR2上的左侧(例如，另一侧或相对侧)上。第一电压线VL1和第二电压线VL2中的每个可以分别电连接到像素PX的子像素SPXn。第一电压线VL1可以通过第一晶体管T1(例如，参考图3)电连接到每个子像素SPXn的第一电极RME1，并且第二电压线VL2可以通过设置在另一导电层中的第三电压线VL3电连接到第二电极RME2。第一电压线VL1和第二电压线VL2中的每个可以将从电压线焊盘WPD_VL1和WPD_VL2施加的电力电压传送到设置在每个子像素SPXn中的电极RME1和RME2。传送到第一电极RME1的高电位电压(或第一电源电压)可以施加到第一电压线VL1，并且传送到第二电极RME2的低电位电压(或第二电源电压)可以施加到第二电压线VL2。
下部金属层CAS1、CAS2和CAS3可以设置在第一电压线VL1和初始化电压线VIL之间。在平面图中，下部金属层CAS1、CAS2和CAS3可以设置成分别与半导体层的第一有源层ACT1以及第二导电层的第一电容电极CSE1重叠。第一下部金属层CAS1可以设置成在平面图中与电连接到第一子像素SPX1的第一晶体管T1_1的第一有源层ACT1重叠。第二下部金属层CAS2可以设置成在平面图中与电连接到第二子像素SPX2的第一晶体管T1_2的第一有源层ACT1重叠，并且第三下部金属层CAS3可以设置成在平面图中与电连接到第三子像素SPX3的第一晶体管T1_3的第一有源层ACT1重叠。第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3可以在第一方向DR1上彼此间隔开，并且可以在平面图中设置在像素PX中的每个的中心处。例如，第一下部金属层CAS1可以相对于像素PX的中心设置在像素PX的在第一方向DR1上的上侧上。第二下部金属层CAS2可以相对于像素PX的中心设置在像素PX的在第一方向DR1上的下侧上。第三下部金属层CAS3可以设置在第一下部金属层CAS1和第二下部金属层CAS2之间。
下部金属层CAS1、CAS2和CAS3可以包括用于屏蔽光并防止光入射到第一晶体管T1的第一有源层ACT1上的材料。例如，下部金属层CAS1、CAS2和CAS3可以由用于阻挡光透射的不透明金属材料形成，但是本公开不限于此。在一些实施方式中，可以省略下部金属层CAS1、CAS2和CAS3。在其它实施方式中，下部金属层CAS1、CAS2和CAS3可以设置成在平面图中与其它晶体管T2和T3的有源层重叠。
缓冲层BL可以设置在第一导电层和衬底SUB上。缓冲层BL可以形成在衬底SUB上。缓冲层BL可以保护像素PX的晶体管免受渗透通过衬底SUB(易受湿气渗透)的水的影响，并且使其表面平坦化。
半导体层可以设置在缓冲层BL上。半导体层可以包括晶体管T1、T2和T3的有源层ACT1、ACT2和ACT3。
半导体层可以包括单晶硅和氧化物半导体中的至少一种。然而，本公开不限于此。在另一实施方式中，半导体层可以包括多晶硅。半导体层的氧化物半导体可以是包含铟(In)的氧化物半导体。例如，氧化物半导体可以是氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓(IGO)、氧化铟锌锡(IZTO)、氧化铟镓锡(IGTO)、氧化铟镓锌(IGZO)和氧化铟镓锌锡(IGZTO)中的至少一种。
电连接到子像素SPX1、SPX2和SPX3中的每个的第一晶体管T1_1、T1_2和T1_3的第一有源层ACT1可以相对于每个像素PX的中心设置在像素PX的左侧上。第一有源层ACT1通常可以设置在由第二子像素SPX2占据的区域中，或者设置在第一子像素SPX1和第二子像素SPX2之间的区域中。第一有源层ACT1可以设置成在第一方向DR1上彼此间隔开。在平面图中，第一有源层ACT1的部分可以设置成与第一导电层的下部金属层CAS1、CAS2和CAS3、第二导电层的第一电容电极CSE1、第三导电层的第三导电图案DP3以及第三导电层的第二电容电极CSE2重叠。例如，每个第一有源层ACT1可以包括在平面图中与第三导电图案DP3重叠的第一区域、在平面图中与第一电容电极CSE1重叠的第二区域、以及在平面图中与第二电容电极CSE2重叠的第三区域，该第三区域是除第一区域和第二区域之外的部分。
电连接到子像素SPX1、SPX2和SPX3中的每个的第二晶体管T2_1、T2_2和T2_3的第二有源层ACT2可以设置成与每个像素PX的中心相邻。第二有源层ACT2通常可以设置在由第二子像素SPX2占据的区域中。第二有源层ACT2可以设置成在第一方向DR1上彼此间隔开。在平面图中，第二有源层ACT2的部分可以设置成与第二导电层的第三栅极图案GP3以及第三导电层的第四导电图案DP4和第五导电图案DP5重叠。例如，第二有源层ACT2可以包括在平面图中与第四导电图案DP4重叠的第一区域、在平面图中与第三栅极图案GP3重叠的第二区域、以及在平面图中与第五导电图案DP5重叠的第三区域，该第三区域是除第一区域和第二区域之外的部分。第二有源层ACT2的第一区域可以与第四导电图案DP4接触，并且第二有源层ACT2的第三区域可以与第五导电图案DP5接触。
根据数据线DTL1、DTL2和DTL3的布置，第二晶体管T2的第二有源层ACT2可以具有不同的长度。例如，第一数据线DTL1、第二数据线DTL2和第三数据线DTL3可以从其中设置有第二有源层ACT2的区域在第二方向DR2上顺序设置。第一数据线DTL1可以与第二有源层ACT2相邻，并且电连接到第一子像素SPX1的第二晶体管T2_1的第二有源层ACT2可以具有在第二方向DR2上测量的最短长度。第三数据线DTL3可以与第二有源层ACT2间隔开最远，并且电连接到第三子像素SPX3的第二晶体管T2_3的第二有源层ACT2可以具有在第二方向DR2上测量的最长长度。然而，第二有源层ACT2的长度中的顺序关系可以根据子像素SPXn的布置和数据线DTL的布置而变化。
电连接到子像素SPX1、SPX2和SPX3中的每个的第三晶体管T3_1、T3_2和T3_3的第三有源层ACT3也可以设置在像素PX的中心处。第三有源层ACT3也可以设置在由第二子像素SPX2占据的区域中。第三有源层ACT3可以在第一方向DR1上彼此间隔开，并且可以在第一方向DR1上与第二有源层ACT2平行设置。在平面图中，第三有源层ACT3的部分可以设置成与第二导电层的第三栅极图案GP3、第三导电层的第六导电图案DP6和第二电容电极CSE2重叠。例如，第三有源层ACT3可以包括在平面图中与第六导电图案DP6重叠的第一区域、在平面图中与第三栅极图案GP3重叠的第二区域、以及在平面图中与第二电容电极CSE2重叠的第三区域，该第三区域是除第一区域和第二区域之外的部分。第三有源层ACT3的第一区域可以与第六导电图案DP6接触，并且第三有源层ACT3的第三区域可以与第二电容电极CSE2接触。
第一栅极绝缘层GI可以设置在半导体层和缓冲层BL上。第一栅极绝缘层GI可以用作第一晶体管T1的栅极绝缘层。
第二导电层可以设置在第一栅极绝缘层GI上。第二导电层可以包括栅极图案GP1、GP2、GP3、GP4、GP5和GP6、以及第一电容电极CSE1。
第一栅极图案GP1和第二栅极图案GP2可以具有在第一方向DR1上延伸的形状，并且可以设置在每个像素PX的左侧上。在平面图中，第一栅极图案GP1和第二栅极图案GP2可以设置成分别与第一扫描线SL1和第二扫描线SL2重叠。第一栅极图案GP1可以通过穿过缓冲层BL和第一栅极绝缘层GI的第十一接触孔CNT11电连接(例如，直接连接)到第一扫描线SL1。第二栅极图案GP2可以通过穿过缓冲层BL和第一栅极绝缘层GI的第十一接触孔CNT11电连接(例如，直接连接)到第二扫描线SL2。第一栅极图案GP1和第二栅极图案GP2可以防止通过第一扫描线SL1和第二扫描线SL2从焊盘区域PDA施加的扫描信号的强度根据显示区域DPA的位置而降低。例如，第一栅极图案GP1和第二栅极图案GP2可以防止扫描信号的衰减。
第三栅极图案GP3可以具有在第一方向DR1上延伸的形状，并且可以设置在每个像素PX的中心处。第三栅极图案GP3可以从像素PX的在第一方向DR1上的下侧延伸，并且在平面图中与第二有源层ACT2和第三有源层ACT3重叠。例如，在平面图中，第三栅极图案GP3可以与第二有源层ACT2的第二区域和第三有源层ACT3的第二区域重叠。第三栅极图案GP3可以用作第二晶体管T2的第二栅电极G2和第三晶体管T3的第三栅电极。第三栅极图案GP3可以通过第三扫描线SL3电连接到第一扫描线SL1或第二扫描线SL2。扫描信号可以通过第三栅极图案GP3传送到第二晶体管T2和第三晶体管T3。
第四栅极图案GP4、第五栅极图案GP5和第六栅极图案GP6中的每个可以将第二电容电极CSE2与子像素SPXn中的每个的第一电极RME1电连接。第四栅极图案GP4可以设置在第二子像素SPX2中，并且可以设置在每个像素PX的上侧上。第四栅极图案GP4可以电连接到第一子像素SPX1的第一电极RME1。第五栅极图案GP5可以设置在第二子像素SPX2中，并且可以设置在每个像素PX的下侧上。第五栅极图案GP5可以电连接到第二子像素SPX2的第一电极RME1。第六栅极图案GP6可以设置在第三子像素SPX3中，并且可以设置在每个像素PX的右上侧上。第六栅极图案GP6可以电连接到第三子像素SPX3的第一电极RME1。
第一电容电极CSE1可以在第一方向DR1上彼此间隔开，并且设置在第二栅极图案GP2和第三栅极图案GP3之间。在平面图中，第一电容电极CSE1的一部分可以与下部金属层CAS1、CAS2和CAS3、第一有源层ACT1以及第三导电层的第二电容电极CSE2重叠。例如，在平面图中，第一电容电极CSE1的一部分可以与第一有源层ACT1的第二区域重叠，并且可以用作第一晶体管T1的第一栅电极。第一电容电极CSE1可以电连接到第四导电图案DP4，并且可以将通过第二晶体管T2施加的数据信号传送到第一晶体管T1的第一栅电极。在平面图中，第一电容电极CSE1可以与第二电容电极CSE2重叠，以构成存储电容器Cst。
第一层间绝缘层IL1可以设置在第二导电层上。第一层间绝缘层IL1可以用作第二导电层和设置在第二导电层上的其它层之间的绝缘层。第一层间绝缘层IL1可以保护第二导电层。
第三导电层可以设置在第一层间绝缘层IL1上。第三导电层可以包括第三扫描线SL3、第三电压线VL3以及导电图案DP1、DP2、DP3、DP4、DP5和DP6。
第三扫描线SL3可以在第二方向DR2上延伸，并且遍及在第二方向DR2上布置的像素PX设置。第三扫描线SL3可以在平面图中设置在每个像素PX的下侧上，并且可以横跨子像素SPXn中的每个的非发光区域设置。第三扫描线SL3可以电连接到第一导电层的第一扫描线SL1或第二扫描线SL2。第三扫描线SL3可以通过穿过缓冲层BL、第一栅极绝缘层GI和第一层间绝缘层IL1的接触孔电连接到第一扫描线SL1或第二扫描线SL2。
第三扫描线SL3可以电连接到设置在任何一个像素PX中的第一扫描线SL1和第二扫描线SL2中的任何一个。例如，当第三扫描线SL3电连接到设置在像素PX(例如，相应像素PX)中的第一扫描线SL1时，第三扫描线SL3可以不电连接到与相应像素PX设置在相同的行中的另一第二扫描线SL2。在第一方向DR1上与相应的第三扫描线SL3间隔开的另一第三扫描线SL3可以电连接到除了设置在像素PX(例如，相应像素PX)中的第一扫描线SL1之外的另一扫描线SL2。
第三扫描线SL3可以电连接到第二导电层的第三栅极图案GP3，并且可以电连接到第二晶体管T2和第三晶体管T3。第三扫描线SL3可以通过穿过第一层间绝缘层IL1的第十接触孔CNT10电连接到第三栅极图案GP3。第三扫描线SL3可以电连接到设置在相同行的像素PX中的第三栅极图案GP3。第三扫描线SL3可以通过第一扫描线SL1或第二扫描线SL2以及第三栅极图案GP3将扫描信号传送到第二晶体管T2和第三晶体管T3中的每个的栅电极(例如，第二栅电极G2或第三栅电极)。
第三电压线VL3可以在第二方向DR2上延伸，并且遍及在第二方向DR2上布置的像素PX设置。第三电压线VL3可以在平面图中设置在每个像素PX的上侧上，并且可以横跨子像素SPXn中的每个的非发光区域设置。根据实施方式，第三电压线VL3可以电连接到第一电压线VL1和第二电压线VL2中的任何一个。第三电压线VL3可以在第一方向DR1上彼此间隔开。在第三电压线VL3中，电连接到第一电压线VL1的线和电连接到第二电压线VL2的线可以交替设置。
例如，当设置在任何像素行的像素PX中的第三电压线VL3电连接到如所示的第一电压线VL1时，在第一方向DR1上与以上像素行相邻的像素行的第三电压线VL3可以电连接到第二电压线VL2。在其中第一电压线VL1和第三电压线VL3彼此电连接的像素行中，在平面图中在与第一电压线VL1重叠的部分处，第三电压线VL3可以通过穿过缓冲层BL、第一栅极绝缘层GI和第一层间绝缘层IL1的第十三接触孔CNT13电连接到第一电压线VL1。第三电压线VL3可以电连接到第三导电图案DP3。例如，第三电压线VL3和第三导电图案DP3可以彼此集成，并且第三电压线VL3可以通过第三导电图案DP3电连接到第一电压线VL1。在其中第二电压线VL2和第三电压线VL3彼此电连接的像素行中，第三电压线VL3可以与第三导电层的第三导电图案DP3间隔开。
电压线VL(例如，第一电压线VL1、第二电压线VL2和第三电压线VL3)可以在第一方向DR1和第二方向DR2上从显示区域DPA的前表面延伸，并设置成网格结构。第一电压线VL1和第二电压线VL2可以由第一导电层制成。第一电压线VL1和第二电压线VL2可以在第一方向DR1上延伸并设置在每个像素PX中。第三电压线VL3可以由第三导电层制成，并且可以在第二方向DR2上延伸且设置在不同行的像素PX中。因此，第三电压线VL3可以以网格形状设置在显示区域DPA的前表面上。
像素行可以根据第三电压线VL3是连接到第一电压线VL1还是连接到第二电压线VL2而彼此区分开。例如，像素行可以根据第三电压线VL3和第一电压线VL1之间的电连接或者第三电压线VL3和第二电压线VL2之间的电连接而彼此区分开。即使第三电压线VL3根据与另一电压线VL1和VL2的电连接而交替地设置成平铺型线，电压线VL也可以根据第一电压线VL1和第二电压线VL2的电连接而电连接到多个像素PX(例如，所有像素PX)。因此，可以进一步减少设置在显示区域DPA中的线的数量，并且可以在大型显示装置中避免(或防止)通过电压线VL施加的电压的电压降。参考其它附图在下面描述电压线VL(例如，第一电压线VL1、第二电压线VL2和第三电压线VL3)的布置和连接。
第二电容电极CSE2可以在第一方向DR1上彼此间隔开，并且在平面图中与第一电容电极CSE1和下部金属层CAS1、CAS2和CAS3重叠。第二电容电极CSE2可以与第一电容电极CSE1间隔开，并且第一层间绝缘层IL1设置在它们之间。存储电容器Cst可以形成在第二电容电极CSE2和第一电容电极CSE1之间。第二电容电极CSE2中的设置在像素PX的上侧上的第二电容电极CSE2可以形成第一子像素SPX1的存储电容器Cst。设置在像素PX的下侧上的第二电容电极CSE2可以形成第二子像素SPX2的存储电容器Cst。设置在像素PX的中心处的第二电容电极CSE2可以形成第三子像素SPX3的存储电容器Cst。
在平面图中，第二电容电极CSE2的一部分可以与第一有源层ACT1和第三有源层ACT3重叠。在平面图中第二电容电极CSE2与第一有源层ACT1重叠的部分(例如，重叠部分)处，每个第二电容电极CSE2可以通过穿过第一栅极绝缘层GI和第一层间绝缘层IL1的第二接触孔CNT2电连接到第一有源层ACT1，并且可以用作第一晶体管T1的第一源电极。第二电容电极CSE2可以通过穿过缓冲层BL、第一栅极绝缘层GI和第一层间绝缘层IL1的第四接触孔CNT4电连接到下部金属层CAS1、CAS2和CAS3。在平面图中第二电容电极CSE2与第三有源层ACT3重叠的部分(例如，重叠部分)处，第二电容电极CSE2可以通过穿过第一栅极绝缘层GI和第一层间绝缘层IL1的第八接触孔CNT8电连接到第三有源层ACT3，并且可以用作第三晶体管T3的第三源电极。
第二电容电极CSE2可以电连接到设置在过孔层VIA上的第一电极RME1。过孔层VIA的详细描述在下面提供。形成第一子像素SPX1、第二子像素SPX2和第三子像素SPX3的存储电容器Cst的第二电容电极CSE2可以分别通过第四栅极图案GP4、第五栅极图案GP5和第六栅极图案GP6电连接到子像素SPXn的第一电极RME1。
第一导电图案DP1和第二导电图案DP2可以具有在第一方向DR1上延伸的形状，并且可以设置在每个像素PX的左侧上。第一导电图案DP1可以设置成在平面图中与第一扫描线SL1和第一栅极图案GP1重叠。第二导电图案DP2可以设置成在平面图中与第二扫描线SL2和第二栅极图案GP2重叠。第一导电图案DP1可以通过穿过缓冲层BL和第一栅极绝缘层GI的第十二接触孔CNT12电连接(例如，直接连接)到第一扫描线SL1。第二导电图案DP2可以通过穿过缓冲层BL和第一栅极绝缘层GI的第十二接触孔CNT12电连接(例如，直接连接)到第二扫描线SL2。
第三导电图案DP3可以具有在第一方向DR1上延伸的形状，并且可以设置在第二导电图案DP2和第二电容电极CSE2之间。在平面图中，第三导电图案DP3可以部分地与第一电压线VL1和第一有源层ACT1重叠，并且可以分别电连接到第一电压线VL1和第一有源层ACT1。第三导电图案DP3可以通过穿过缓冲层BL、第一栅极绝缘层GI和第一层间绝缘层IL1的第三接触孔CNT3与第一电压线VL1接触。第三导电图案DP3可以通过穿过第一栅极绝缘层GI和第一层间绝缘层IL1的第一接触孔CNT1与第一有源层ACT1接触。第三导电图案DP3可以用作第一晶体管T1的第一漏电极。此外，如上所述，第三导电图案DP3可以电连接到第三电压线VL3。在其它实施方式中，第三导电图案DP3可以与第三电压线VL3间隔开。
第四导电图案DP4可以设置成在平面图与第二有源层ACT2和数据线DTL中的一个重叠。第五导电图案DP5可以设置成在平面图中与第二有源层ACT2和第一电容电极CSE1重叠。第四导电图案DP4可以通过穿过缓冲层BL、第一栅极绝缘层GI和第一层间绝缘层IL1的第五接触孔CNT5与数据线DTL接触，并且可以通过穿过第一栅极绝缘层GI和第一层间绝缘层IL1的第五接触孔CNT5与第二有源层ACT2接触。第四导电图案DP4可以用作第二晶体管T2的第二漏电极D2。第五导电图案DP5可以通过穿过第一层间绝缘层IL1的第六接触孔CNT6与第一电容电极CSE1接触，并且可以通过穿过第一栅极绝缘层GI和第一层间绝缘层IL1的第六接触孔CNT6与第二有源层ACT2接触。第五导电图案DP5可以用作第二晶体管T2的第二源电极S2。
第六导电图案DP6可以设置成在平面图中与初始化电压线VIL和第三有源层ACT3重叠。第六导电图案DP6可以通过穿过缓冲层BL、第一栅极绝缘层GI和第一层间绝缘层IL1的第七接触孔CNT7与初始化电压线VIL接触，并且可以通过穿过第一栅极绝缘层GI和第一层间绝缘层IL1的第七接触孔CNT7与第三有源层ACT3接触。第六导电图案DP6可以用作第三晶体管T3的第三漏电极。
过孔层VIA下方的导电层可以由第一导电层至第三导电层制成，但本公开不限于此。在一些实施方式中，显示装置10还可以包括设置在第三导电层和过孔层VIA之间的第四导电层，并且第四导电层可以包括数个导电图案。
缓冲层BL、第一栅极绝缘层GI和第一层间绝缘层IL1可以由彼此交替堆叠的无机层形成。例如，缓冲层BL、第一栅极绝缘层GI和第一层间绝缘层IL1可以由其中包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)中的至少一种的无机层彼此堆叠的双层形成，或者由其中无机层彼此交替堆叠的多层形成，但是本公开不限于此。缓冲层BL、第一栅极绝缘层GI和第一层间绝缘层IL1可以由包括上述绝缘材料的无机层制成。此外，在一些实施方式中，第一层间绝缘层IL1可以由诸如聚酰亚胺(PI)的有机绝缘材料制成。
第二导电层和第三导电层可以由由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)及其合金中的至少一种制成的单层或多层形成，但本公开不限于此。
过孔层VIA可以设置在第三导电层上。过孔层VIA可以包括诸如聚酰亚胺(PI)的有机绝缘材料，并且可以执行表面平坦化功能。
电极RME(例如，第一电极RME1、第二电极RME2和第三电极RME3)、堤部图案BP(例如，第一堤部图案BP1和第二堤部图案BP2)、堤部BNL、发光元件ED和连接电极CNE(例如，第一连接电极CNE1、第二连接电极CNE2和第三连接电极CNE3)可以设置在过孔层VIA上作为显示元件层。绝缘层PAS1、PAS2和PAS3可以设置在过孔层VIA上。
堤部图案BP可以设置(例如，直接设置)在过孔层VIA上。堤部图案BP可以具有在第一方向DR1上延伸的形状，并且在第二方向DR2上具有宽度(例如，预定的或可选择的宽度)。堤部图案BP可以遍及不同子像素SPXn的发光区域EMA设置。在其它实施方式中，堤部图案BP可以设置在发光区域EMA中。例如，堤部图案BP可以包括遍及不同子像素SPXn的发光区域EMA设置的第一堤部图案BP1和在每个子像素SPXn的发光区域EMA中设置在第一堤部图案BP1之间的第二堤部图案BP2。
第一堤部图案BP1和第二堤部图案BP2可以在发光区域EMA中在第二方向DR2上彼此间隔开。第二堤部图案BP2可以设置在发光区域EMA的中心处，并且第一堤部图案BP1可以设置成彼此间隔开，并且第二堤部图案BP2设置在它们之间。例如，第二堤部图案BP2可以设置在第一堤部图案BP1之间。第一堤部图案BP1和第二堤部图案BP2可以在第二方向DR2上交替地设置。发光元件ED可以设置在彼此间隔开的第一堤部图案BP1和第二堤部图案BP2之间。
第一堤部图案BP1和第二堤部图案BP2在第一方向DR1上具有相同的长度，但是其在第二方向DR2上测量的宽度可以彼此不同。在堤部BNL中，在第一方向DR1上延伸的部分可以在厚度方向(例如，第三方向DR3)上与第一堤部图案BP1重叠。堤部BNL的详细描述在下面提供。堤部图案BP可以在显示区域DPA的前表面上设置成岛图案。
堤部图案BP可以具有其中至少一部分基于过孔层VIA的上表面突出的结构。堤部图案BP的突出部分可以具有倾斜侧或曲化侧。与所示的示例不同，堤部图案BP可以在剖视图上在外表面上具有半圆形形状或半椭圆形形状。堤部图案BP可以包括诸如聚酰亚胺(PI)的有机绝缘材料。然而，本公开不限于此。
电极RME可以在每个子像素SPXn中设置成在一方向上延伸的形状。电极RME可以在第一方向DR1上延伸，并且遍及子像素SPXn的可以在第二方向DR2上彼此间隔开的发光区域EMA和子区域SA设置。显示装置10可以包括设置在每个子像素SPXn中的第一电极RME1、第二电极RME2和第三电极RME3。第一电极RME1可以设置在发光区域EMA的中心处。第二电极RME2可以设置在第一电极RME1的左侧上。第三电极RME3可以设置在第一电极RME1的右侧上。
第一电极RME1可以设置在第二堤部图案BP2上。第二电极RME2和第三电极RME3可以设置在具有彼此不同的部分的第一堤部图案BP1上。电极RME中的每个可以设置在堤部图案BP1和BP2中的每个的倾斜侧上。第一电极RME1可以具有在第二方向DR2上的宽度，该宽度大于第二堤部图案BP2的宽度。第二电极RME2和第三电极RME3可以具有在第二方向DR2上的宽度，该宽度小于第一堤部图案BP1的宽度。电极RME中的每个可以设置成覆盖堤部图案BP的一侧。因此，从发光元件ED发射的光可以从电极RME反射。电极RME之间在第二方向DR2上的间隔(或距离)可以窄于堤部图案BP1和BP2之间的间隔(距离)。电极RME中的每个的至少一部分可以设置(例如，直接设置)在相同的层上(例如，设置在过孔层VIA上)。
第一电极RME1和第三电极RME3可以在第一方向DR1上延伸，并且可以在每个子像素SPXn的子区域SA中与在第一方向DR1上和其相邻的另一子像素SPXn的第一电极RME1和第三电极RME3间隔开。另一方面，第二电极RME2可以在第一方向DR1上延伸并设置于在第一方向DR1上布置的子像素SPXn中。
第一电极RME1可以通过形成于在平面图中与堤部BNL重叠的部分中的第一电极接触孔CTD电连接到第三导电层。第一子像素SPX1的第一电极RME1可以通过在平面图中与位于发光区域EMA的上侧上的堤部BNL重叠的部分中的穿过过孔层VIA的第一电极接触孔CTD与电连接到第二电容电极CSE2的第四栅极图案GP4接触。第二子像素SPX2和第三子像素SPX3的第一电极RME1可以通过在平面图中与位于发光区域EMA的上侧上的堤部BNL重叠的部分中的穿过过孔层VIA的第一电极接触孔CTD电连接到第三导电层。第二子像素SPX2的第一电极RME1可以电连接到与第二电容电极CSE2电连接的第五栅极图案GP5。第三子像素SPX3的第一电极RME1可以电连接到与第二电容电极CSE2电连接的第六栅极图案GP6。
第二电极RME2可以在位于发光区域EMA的上侧上的子区域SA中通过穿过过孔层VIA的第二电极接触孔CTS电连接到第三电压线VL3。电连接到第二电极RME2的第三电压线VL3可以是电连接到第二电压线VL2的电压线。
电极RME可以电连接到发光元件ED的一部分。电极RME中的每个可以通过连接电极CNE(例如，第一连接电极CNE1、第二连接电极CNE2和第三连接电极CNE3)电连接到发光元件ED，并且可以将从其之下的导电层施加的电信号传送到发光元件ED。连接电极CNE的详细描述在下面提供。
第一绝缘层PAS1可以设置在过孔层VIA、堤部图案BP和电极RME上。第一绝缘层PAS1可以设置在过孔层VIA上并覆盖电极RME和堤部图案BP。第一绝缘层PAS1可以不设置在其中在第一方向DR1上彼此相邻的电极RME在子区域SA中彼此间隔开的部分处。例如，第一绝缘层PAS1可以不设置在电极RME之间的部分处。第一绝缘层PAS1可以保护电极RME，并且同时使不同的电极RME相互电绝缘。第一绝缘层PAS1可以防止设置在其上的发光元件ED由于与电极RME直接接触而被损坏。
在实施方式中，第一绝缘层PAS1可以是阶梯状的，并且第一绝缘层PAS1的上表面可以在在第二方向DR2上彼此间隔开的电极RME之间部分地凹入。发光元件ED可以设置在第一绝缘层PAS1的阶梯状的上表面上，并且可以在发光元件ED和第一绝缘层PAS1之间形成空间。形成在发光元件ED和第一绝缘层PAS1之间的空间可以用第二绝缘层PAS2填充。第二绝缘层PAS2的详细描述在下面提供。
第一绝缘层PAS1可以包括接触部分CT1、CT2和CT3，它们暴露相应电极RME的上表面的一部分。接触部分CT1、CT2和CT3可以穿过第一绝缘层PAS1。连接电极CNE可以分别与通过接触部分CT1和CT2暴露的电极RME接触。连接电极CNE的详细描述在下面提供。
堤部BNL可以设置在第一绝缘层PAS1上。堤部BNL可以包括在平面图中在第一方向DR1和第二方向DR2上延伸的部分。堤部BNL可以设置成格子图案。堤部BNL可以遍及相应子像素SPXn的边界设置，并且分隔彼此相邻的子像素SPXn。堤部BNL可以设置成围绕发光区域EMA和子区域SA。由堤部BNL分隔的区域和打开的区域可以分别是发光区域EMA和子区域SA。
堤部BNL可以具有高度(例如，预定的或可选择的高度)。在一些实施方式中，堤部BNL的上表面的高度可以大于堤部图案BP的高度。堤部BNL的厚度可以等于或大于堤部图案BP的厚度。堤部BNL可以防止油墨在显示装置10的制造工艺的喷墨印刷工艺期间溢出到与其相邻的子像素SPXn。堤部BNL可以防止其中不同的发光元件ED针对每个不同的子像素SPXn分散的油墨彼此混合。堤部BNL可以以与堤部图案BP相同的方式包括聚酰亚胺，但本公开不限于此。
发光元件ED可以设置在第一绝缘层PAS1上。发光元件ED可以包括在与衬底SUB的上表面平行的方向上设置的多个层。显示装置10的发光元件ED可以在与衬底SUB的上表面平行的方向上延伸。包括在发光元件ED中的半导体层可以在与衬底SUB的上表面平行的方向上顺序地设置。然而，本公开不限于此。在一些实施方式中，发光元件ED可以具有另一结构，并且多个层可以在与衬底SUB的上表面垂直的方向上设置。
发光元件ED可以在不同的堤部图案BP1和BP2之间设置于在第二方向DR2上彼此间隔开的电极RME上。发光元件ED可以设置成在第一方向DR1上彼此间隔开，并且可以对准成基本上彼此平行。发光元件ED可以具有在一方向上延伸的形状，并且发光元件ED的延伸长度可以长于在第二方向DR2上彼此间隔开的电极RME之间的最短间隔(或最短距离)。发光元件ED的至少一端可以设置在不同电极RME的任何一个上。在其它实施方式中，发光元件ED的两端可以设置在不同的电极RME上。电极RME中的每个沿其延伸的方向和发光元件ED沿其延伸的方向可以基本上彼此垂直，但是本公开不限于此。发光元件ED可以在电极RME中的每个沿其延伸的方向上倾斜地设置。
发光元件ED可以包括第一发光元件ED1和第二发光元件ED2。第一发光元件ED1可以具有设置在第一电极RME1和第三电极RME3上的端部(例如，两端)，并且第二发光元件ED2可以具有设置在第一电极RME1和第二电极RME2上的端部(例如，两端)。第一发光元件ED1可以基于第一电极RME1设置在右侧上。第二发光元件ED2可以基于第一电极RME1设置在左侧上。
设置在每个子像素SPXn中的发光元件ED可以包括半导体层并发射波长带(例如，特定的或可选择的波长带)的光。在发光元件ED中的每个中，可以基于任何一个半导体层限定第一端和与第一端相对的第二端。例如，在第一发光元件ED1中，其设置在第一电极RME1上的部分可以是第一端，并且其设置在第三电极RME3上的部分可以是第二端。在第二发光元件ED2中，其设置在第一电极RME1上的部分可以是第一端，并且其设置在第二电极RME2上的部分可以是第二端。第一发光元件ED1和第二发光元件ED2中的每个的第一端可以设置在第一电极RME1上，并且发光元件ED1和ED2的第一端指向的方向可以彼此相反。然而，在其它实施方式中，第一发光元件ED1和第二发光元件ED2中的一些的第一端可以指向相同的方向。
发光元件ED可以与连接电极CNE(例如，第一连接电极CNE1、第二连接电极CNE2和第三连接电极CNE3)接触并且电连接到电极RME和另一发光元件ED(或其它发光元件ED)。发光元件ED的半导体层的一部分可以在发光元件ED的延伸的单向端表面上暴露，并且发光元件ED的暴露的半导体层可以与连接电极CNE接触。发光元件ED中的每个可以通过连接电极CNE电连接到在过孔层VIA和电极RME下方的导电层。在电信号施加到发光元件ED中的每个的情况下，发光元件ED可以发射波长带(例如，特定的或可选择的波长带)的光。
第二绝缘层PAS2可以设置在发光元件ED、堤部BNL上和子区域SA中。第二绝缘层PAS2可以包括在第一方向DR1上延伸并设置在发光元件ED上的图案部分。第二绝缘层PAS2的图案部分可以在第一堤部图案BP1和第二堤部图案BP2之间部分地围绕的发光元件ED的外表面，并且可以不覆盖发光元件ED的两侧或两端。第二绝缘层PAS2的图案部分可以在平面图中在每个子像素SPXn内形成线性或岛状图案。在显示装置10的制造工艺中，第二绝缘层PAS2的图案部分可以保护发光元件ED并且同时固定发光元件ED。第二绝缘层PAS2可以设置成填充发光元件ED与在发光元件ED下方的第一绝缘层PAS1之间的空间。
连接电极CNE(第一连接电极CNE1、第二连接电极CNE2和第三连接电极CNE3)可以设置在电极RME和发光元件ED上。连接电极CNE可以分别与电极RME和发光元件ED接触。例如，连接电极CNE可以通过穿过第一绝缘层PAS1的接触部分CT1、CT2和CT3与发光元件ED的任何一端以及电极RME中的至少一个接触。
第一连接电极CNE1可以具有在第一方向DR1上延伸的形状，并且可以设置在第一电极RME1上。第一连接电极CNE1的设置在第二堤部图案BP2上的部分可以在平面图中与第一电极RME1重叠，并且可以在第一方向DR1上从第一电极RME1延伸，并且设置成超出堤部BNL到达位于发光区域EMA的下侧上的子区域SA。第一连接电极CNE1可以在子区域SA中通过暴露第一电极RME1的上表面的第一接触部分CT1与第一电极RME1接触。第一连接电极CNE1可以与第一发光元件ED1的第一端以及第一电极RME1接触，并将从第一晶体管T1施加的电信号传送到发光元件ED。
第二连接电极CNE2可以具有在第一方向DR1上延伸的形状，并且可以设置在第二电极RME2上。第二连接电极CNE2的设置在第一堤部图案BP1上的部分可以在平面图中与第二电极RME2重叠，并且可以在第一方向DR1上从第二电极RME2延伸，并且设置成超出堤部BNL到达位于发光区域EMA的下侧上的子区域SA。第二连接电极CNE2可以在子区域SA中通过暴露第二电极RME2的上表面的第二接触部分CT2与第二电极RME2接触。第二连接电极CNE2可以与第二发光元件ED2的第二端以及第二电极RME2接触，并将从第二电压线VL2施加的电信号传送到发光元件ED。
第三连接电极CNE3可以包括延伸部分CN_E1和CN_E2以及第一连接部分CN_B1。延伸部分CN_E1和CN_E2可以在第一方向DR1上延伸，并且第一连接部分CN_B1可以电连接延伸部分CN_E1和CN_E2。第一延伸部分CN_E1可以设置在第三电极RME3上，并且从发光区域EMA延伸到位于发光区域EMA的上侧上的子区域SA。
第二延伸部分CN_E2可以在发光区域EMA中设置在第一电极RME1上。第一连接部分CN_B1可以在第二方向DR2上从发光区域EMA延伸，并将第一延伸部分CN_E1与第二延伸部分CN_E2电连接。第三连接电极CNE3的第一延伸部分CN_E1可以在子区域SA中通过暴露第三电极RME3的上表面的第三接触部分CT3与第三电极RME3接触。第三连接电极CNE3可以与第一发光元件ED1的第二端和第二发光元件ED2的第一端接触，并且将第一发光元件ED1与第二发光元件ED2电连接。第一发光元件ED1和第二发光元件ED2可以通过第三连接电极CNE3串联电连接。
第三绝缘层PAS3可以设置在第三连接电极CNE3和第二绝缘层PAS2上。第三绝缘层PAS3可以设置(例如，完全设置)在第二绝缘层PAS2上并覆盖第三连接电极CNE3。第一连接电极CNE1和第二连接电极CNE2可以设置在第三绝缘层PAS3上。第三绝缘层PAS3可以设置(例如，完全设置)在除了其中设置有第一连接电极CNE1和第二连接电极CNE2的区域之外的过孔层VIA上。例如，第三绝缘层PAS3可以设置在堤部图案BP、堤部BNL、第一绝缘层PAS1和第二绝缘层PAS2上。第三绝缘层PAS3可以使第一连接电极CNE1和第二连接电极CNE2与第三连接电极CNE3相互电绝缘。因此，第一连接电极CNE1和第二连接电极CNE2可以不与第三连接电极CNE3直接接触。
在一些实施方式中，可以从显示装置10中省略第三绝缘层PAS3。因此，连接电极CNE可以设置(例如，直接设置)在第二绝缘层PAS2上并且设置在基本上相同的层中。
尽管未示出，但是还可以在第三绝缘层PAS3和连接电极CNE上设置另一绝缘层。该绝缘层可以保护设置在衬底SUB上的构件免受外部环境的影响。第一绝缘层PAS1、第二绝缘层PAS2和第三绝缘层PAS3可以包括无机绝缘材料或有机绝缘材料，但本公开不限于此。
如上所述，在子像素SPXn中的每个中形成的导电图案(或线)可以彼此不同。当为子像素SPXn中的每个设置不同类型的导电图案时，可以不同地形成由于导电图案引起的台阶差。例如，在一些区域中，两个导电图案可以在厚度方向上堆叠并彼此重叠，而在其它区域中，三个导电图案可以在厚度方向上堆叠并彼此重叠。因此，形成在导电图案上的绝缘层(例如，第二绝缘层PAS2)可以形成为与由下部处的台阶差设定的临界尺寸(CD)不同。第二绝缘层PAS2可以在其中发光元件ED对准的区域(下文中称为“对准区域”)中暴露发光元件ED的两端。因此，连接电极CNE可以与发光元件ED接触。然而，当第二绝缘层PAS2的临界尺寸变形时，可能在发光元件ED和连接电极CNE之间出现接触缺陷。
根据本公开的实施方式的显示装置10可以类似地形成与其中在每个子像素SPXn中设置有发光元件ED的对准区域对应的下部导电图案的台阶差。
图10是示出根据实施方式的设置在显示装置的像素中的线和堤部的示意性布局图。图11是沿着图10的线Q2-Q2'截取的示意性剖视图。图12是沿着图10的线Q3-Q3'截取的示意性剖视图。图13是沿着图10的线Q4-Q4'截取的示意性剖视图。
除了图8之外，图10进一步示出了堤部图案和堤部。图11示出了设置在其中设置有第一子像素SPX1的发光元件ED的对准区域AA下方的导电层。图12示出了设置在其中设置有第二子像素SPX2的发光元件ED的对准区域AA下方的导电层。图13示出了设置在其中设置有第三子像素SPX3的发光元件ED的对准区域AA下方的导电层。在图11至图13中，可以省略由于非常小的厚度而具有不显著的台阶差的半导体层。
参考图10，在每个子像素SPXn中，发光区域EMA和子区域(未示出)可以由堤部BNL分隔(例如，限定或围绕)。可以在每个子像素SPXn的发光区域EMA中设置其中发光元件ED在堤部图案BP1和BP2之间对准的对准区域AA。例如，在第一方向DR1上延伸并且在第二方向DR2上彼此间隔开的两个对准区域AA可以在每个子像素SPXn中设置在第一堤部图案BP1和第二堤部图案BP2之间。对准区域AA可以被限定为设置在发光区域EMA中的堤部图案BP1和BP2之间的区域。例如，对准区域AA可以是被堤部BNL、第一堤部图案BP1和第二堤部图案BP2围绕的区域。
根据实施方式，设置在对准区域AA中的过孔层VIA下方的导电层可以设置成满足由下面的式1表示的台阶差匹配率。
[式1]
在式1中，“a”是其中三个导电层在对准区域AA中彼此重叠的区域在第一方向DR1上的长度，以及“A”是其中三个导电层在对准区域AA中彼此重叠的区域在第二方向DR2上的宽度。“b”是其中两个导电层在对准区域AA中彼此重叠区域在第一方向DR1上的长度，以及“B”是其中两个导电层在对准区域AA中彼此重叠区域在第二方向DR2上的宽度。“c”是其中一导电层设置在对准区域AA中的区域在第一方向DR1上的长度，以及“C”是其中一导电层设置在对准区域AA中的区域在第二方向DR2上的宽度。“d”是其中在对准区域AA中没有设置导电层的区域在第一方向DR1上的长度，以及“D”是其中在对准区域AA中没有设置导电层的区域在第二方向DR2上的宽度。Max(a，b，c，d)是a、b、c和d中的最大值中的任何一个，以及f(x)是a、b、c和d中的具有最大值的任何一个在第二方向DR2上的宽度。例如，当“a”在a、b、c和d中具有最大值时，f(x)为“A”。
在式1中，a、b、c和d中的占据对准区域AA内的最大平面区域的任何一个可以设置为约80％或更多，并且对准区域AA中的由于导电层而引起的台阶差(或者高度差或厚度差)可以被最小化。例如，其中在平面图中三个导电层彼此重叠的区域可以设置成在每个子像素SPXn的对准区域AA中占据约80％或更多。在另一实施方式中，其中在平面图中两个导电层彼此重叠的区域可以设置成在每个子像素SPXn的对准区域AA中占据约80％或更多，但是本公开不限于此。
在图10中所示的实施方式中，其中在平面图中两个导电层彼此重叠的区域可以在每个子像素SPXn的对准区域AA中占据约80％或更多。
结合图10参考图11，示出了在第一子像素SPX1的发光区域EMA中设置在左侧上的对准区域AA的剖面结构。第一导电层可以设置在衬底SUB上。第一导电层可以包括在第一方向DR1上延伸的第一扫描线SL1。第一扫描线SL1可以在平面图中与对准区域AA重叠，并且例如，第一扫描线SL1可以在平面图中与整个对准区域AA重叠。
缓冲层BL可以设置在第一扫描线SL1上，并且第一栅极绝缘层GI可以设置在缓冲层BL上。第二导电层可以设置在第一栅极绝缘层GI上。第二导电层可以包括在第一方向DR1上延伸的第一栅极图案GP1。第一栅极图案GP1可以在平面图中与对准区域AA重叠，并且例如，第一栅极图案GP1可以在平面图中与整个对准区域AA重叠。在平面图中，第一栅极图案GP1可以与第一扫描线SL1重叠。
第一层间绝缘层IL1可以设置在第一栅极图案GP1上，并且过孔层VIA可以设置在第一层间绝缘层IL1上。在第一子像素SPX1的对准区域AA中，第三导电层可以不设置在第一层间绝缘层IL1和过孔层VIA之间。
在设置在第一子像素SPX1的发光区域EMA的右侧上的对准区域AA中，作为第一导电层的第二扫描线SL2和作为第二导电层的第二栅极图案GP2可以设置成在平面图中彼此重叠。
在实施方式中，其中第一导电层和第二导电层在厚度方向上彼此重叠的区域在第一子像素SPX1的对准区域AA中可以为约80％或更多。在如图11中所示的实施方式中，作为第一导电层的第一扫描线SL1可以与作为第二导电层的第一栅极图案GP1重叠，可以在平面图中彼此重叠，并且在第一方向DR1上延伸的对准区域AA中重叠区域可以为约80％或更多。由于在平面图中第一扫描线SL1和第一栅极图案GP1在整个对准区域AA中彼此重叠，所以形成在上部上的过孔层VIA可以形成为平坦的。因此，如图9中所示，由于在平坦的过孔层VIA上的暴露发光元件ED的两端的第二绝缘层PAS2可以在没有临界尺寸的变形的情况下形成，所以可以避免(或防止)发光元件ED和连接电极CNE之间的接触缺陷。
结合图10参考图12，示出了在第二子像素SPX2的发光区域EMA中设置在左侧上的对准区域AA的剖面结构。第一导电层可以设置在衬底SUB上。第一导电层可以包括设置成在第一方向DR1上彼此间隔开的第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3。第一下部金属层CAS1可以设置在对准区域AA的上侧上。第二下部金属层CAS2可以设置在对准区域AA的下侧上。第三下部金属层CAS3可以设置在第一下部金属层CAS1和第二下部金属层CAS2之间。
缓冲层BL可以设置在第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3上。第一栅极绝缘层GI可以设置在缓冲层BL上。第二导电层可以设置在第一栅极绝缘层GI上。第二导电层可以包括第一电容电极CSE1。第一电容电极CSE1可以设置在第三下部金属层CAS3上，并且在平面图中部分地与第三下部金属层CAS3重叠。如图5和图10中所示，在第二子像素SPX2中，第一电容电极CSE1可以在平面图中与第一下部金属层CAS1重叠，并且第一电容电极CSE1可以在平面图中与第二下部金属层CAS2重叠。在该实施方式中，第一电容电极CSE1可以在平面图中与第一下部金属层CAS1重叠，并且可以在平面图中不与对准区域AA重叠。第一电容电极CSE1可以在平面图中与第二下部金属层CAS2重叠，并且可以设置成在平面图中不与对准区域AA重叠。因此，在设置在第二子像素SPX2的发光区域EMA的左侧上的对准区域AA中，第一电容电极CSE1的一部分可以在平面图中与第三下部金属层CAS3重叠，并且第二导电层在对准区域AA中的布置可以被最小化。
第一层间绝缘层IL1可以设置在第一电容电极CSE1上，并且第三导电层可以设置在第一层间绝缘层IL1上。在第一方向DR1上彼此间隔开的第二电容电极CSE2可以设置在第三导电层上。第二电容电极CSE2可以在厚度方向上分别与第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3重叠。例如，设置在对准区域AA的上侧上的第二电容电极CSE2可以在平面图中与第一下部金属层CAS1重叠。设置在对准区域AA的下侧上的第二电容电极CSE2可以在平面图中与第二下部金属层CAS2重叠。设置在对准区域AA的中心处的第二电容电极CSE2可以在平面图中与第三下部金属层CAS3重叠。设置在对准区域AA的中心处的第二电容电极CSE2可以在平面图中与第一电容电极CSE1和第三下部金属层CAS3重叠。
过孔层VIA可以设置在第二电容电极CSE2上。在设置在第二子像素SPX2的发光区域EMA的右侧上的对准区域AA中，作为第一导电层的第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3以及作为第三导电层的第二电容电极CSE2可以设置成在平面图中彼此重叠。
在实施方式中，其中第一导电层和第三导电层在厚度方向上彼此重叠的区域在第二子像素SPX2的对准区域AA中可以为约80％或更多。在如图12中所示的实施方式中，作为第一导电层的第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3可以与作为第三导电层的第二电容电极CSE2在平面图中重叠，并且在第一方向DR1上延伸的对准区域AA中，重叠区域可以为约80％或更多。第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3以及第二电容电极CSE2可以在平面图中在至少80％或更多的对准区域AA中彼此重叠，并且形成在上部上的过孔层VIA通常可以是平坦的。
结合图10参考图13，在设置在第三子像素SPX3的发光区域EMA的左侧上的对准区域AA的剖面结构中，第一导电层可以设置在衬底SUB上。第一导电层可以包括在第一方向DR1上延伸的第二数据线DTL2。第二数据线DTL2可以在平面图中与对准区域AA重叠，并且例如，第二数据线DTL2可以在平面图中与整个对准区域AA重叠。
缓冲层BL可以设置在第二数据线DTL2上。第一栅极绝缘层GI可以设置在缓冲层BL上。第一层间绝缘层IL1可以设置在第一栅极绝缘层GI上。第二导电层可以不设置在第一栅极绝缘层GI和第一层间绝缘层IL1之间。
第三导电层可以设置在第一层间绝缘层IL1上。第三导电层可以包括在第一方向DR1上彼此间隔开的第二电容电极CSE2和第四导电图案DP4。第二电容电极CSE2可以在平面图中与第二子像素SPX2的第三下部金属层CAS3重叠，并且可以延伸到第三子像素SPX3。第二电容电极CSE2可以设置在对准区域AA中的上侧处。第四导电图案DP4可以设置在第二电容电极CSE2的下侧上，并且可以是连接到第一数据线DTL1的图案。设置在对准区域AA中的下侧处的第四导电图案DP4可以是电连接到第二数据线DTL2的图案。例如，第四导电图案DP4可以电连接到第二数据线DTL2。第二电容电极CSE2和第四导电图案DP4可以在平面图中与在其之下的第二数据线DTL2重叠。
过孔层VIA可以设置在第二电容电极CSE2和第四导电图案DP4上。包括在第一导电层中的第三数据线DTL3、包括在第三导电层中的第二电容电极CSE2以及包括在第三导电层中的第四导电图案DP4可以甚至在设置在第三子像素SPX3的发光区域EMA的右侧上的对准区域AA中彼此重叠。
在实施方式中，其中第一导电层和第三导电层在厚度方向上彼此重叠的区域在第三子像素SPX3的对准区域AA中可以为约80％或更多。在如图13中所示的实施方式中，在第一方向DR1上延伸的对准区域AA中，其中作为第一导电层的第二数据线DTL2在平面图中与第二电容电极CSE2和第四导电图案DP4重叠的区域可以为约80％或更多。第二电容电极CSE2和第四导电图案DP4可以包括在第三导电层中。第二数据线DTL2可以在平面图中在约80％或更多的对准区域AA中与第二电容电极CSE2和第四导电图案DP4重叠。因此，形成在上部上的过孔层VIA通常可以是平坦的。因此，如图9中所示，由于在平坦的过孔层VIA上的暴露发光元件ED的两端的第二绝缘层PAS2可以在没有临界尺寸的变形的情况下形成，所以可以避免(或防止)发光元件ED和连接电极CNE之间的接触缺陷。
图14是示出根据实施方式的发光元件的示意图。
参考图14，发光元件ED可以是发光二极管。例如，发光元件ED可以是由具有纳米至微米的尺寸的无机材料制成的无机发光二极管。发光元件ED可以根据在彼此面对并且具有极性的两个电极之间在一方向(例如，特定的或可选择的方向)上形成的电场而在该两个电极之间对准。
根据实施方式的发光元件ED可以具有在一方向上延伸的形状。发光元件ED可以具有诸如圆柱体、杆、线、管等的形状。然而，本公开不限于此。发光元件ED可以具有诸如立方体、长方体和六边形柱的多边形柱形状。在其它实施方式中，发光元件ED可以具有各种形状，诸如在一方向上延伸并具有部分倾斜的外表面的形状。
发光元件ED可以包括掺杂有任何导电类型(例如，p型或n型)掺杂剂的半导体层。当从外部电源施加的电信号传送到半导体层时，半导体层可以发射波长带(例如，特定的或可选择的波长带)的光。发光元件ED可以包括第一半导体层31、第二半导体层32、发光层36、电极层37和绝缘层38。
第一半导体层31可以是n型半导体。第一半导体层31可以包括具有化学式AlxGayIn1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料。例如，第一半导体层31可以包括掺杂有n型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN和InN中的至少一种。掺杂在第一半导体层31中的n型掺杂剂可以包括Si、Ge、Sn和Se中的至少一种。然而，本公开不限于此。
第二半导体层32可以设置在第一半导体层31上，并且发光层36可以设置在第一半导体层31和第二半导体层32之间。第二半导体层32可以是p型半导体，并且可以包括具有化学式AlxGayIn1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料。例如，第二半导体层32可以包括掺杂有p型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN和InN中的至少一种。掺杂在第二半导体层32中的p型掺杂剂可以包括Mg、Zn、Ca和Ba中的至少一种。然而，本公开不限于此。
第一半导体层31和第二半导体层32可以由单层形成，但是本公开不限于此。根据发光层36的材料，第一半导体层31和第二半导体层32还可以包括更大数量的层，诸如包覆层或拉伸应变势垒减小(TSBR)层。例如，发光元件ED还可以包括设置在第一半导体层31和发光层36之间或设置在第二半导体层32和发光层36之间的另一半导体层。设置在第一半导体层31和发光层36之间的半导体层可以包括掺杂有n型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN和InN中的至少一种。设置在第二半导体层32和发光层36之间的半导体层可以包括掺杂有p型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN和InN中的至少一种。
发光层36可以设置在第一半导体层31和第二半导体层32之间。发光层36可以包括单量子阱结构或多量子阱结构的材料。当发光层36包括多量子阱结构的材料时，量子层和阱层可以在发光层36中彼此交替地堆叠。电子-空穴对可以根据通过第一半导体层31和第二半导体层32施加的电信号来结合，并且发光层36可以发射光。发光层36可以包括AlGaN、AlGaInN和InGaN中的至少一种材料。例如，在发光层36具有在多量子阱结构中彼此交替地堆叠的量子层和阱层的堆叠结构的情况下，发光层36的量子层可以包括诸如AlGaN或AlGaInN的材料，并且发光层36的阱层可以包括诸如GaN或AlInN的材料。
发光层36可以具有其中具有大能带隙的半导体材料和具有小能带隙的半导体材料彼此交替地堆叠的结构。发光层36可以包括III族或V族半导体材料，这取决于发射的光的波长带。发光层36可以不限于上述蓝色波长带的光，但是不限于此，而是可以发射红色波长带或绿色波长带的光。
电极层37可以是欧姆连接电极，但本公开不限于此。电极层37可以是肖特基连接电极。发光元件ED可以包括至少一个电极层37。尽管发光元件ED可以包括一个或多个电极层37，但是本公开不限于此。可以省略电极层37。
电极层37可以减小当发光元件ED与显示装置10中的电极(或连接电极)电连接时发光元件ED和电极(或连接电极)之间的电阻。电极层37可以包括具有导电性的金属或透明导电氧化物。例如，电极层37可以包括Al、Ti、In、Au、Ag、ITO、IZO和ITZO中的至少一种。
绝缘层38可以设置成围绕上述半导体层和电极层37的外表面。例如，绝缘层38可以设置成至少围绕发光层36的外表面，并且可以形成为暴露发光元件ED在纵向方向上的端部(例如，两端)。此外，绝缘层38可以在与发光元件ED的至少一端相邻的区域中在剖面上形成为具有圆形上表面。
绝缘层38可以包括具有绝缘特性的材料。例如，绝缘层38可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)中的至少一种。绝缘层38被示出为由单层形成，但是本公开不限于此。在一些实施方式中，绝缘层38可以形成为其中多个层彼此堆叠的多层结构。
绝缘层38可以保护发光元件ED的半导体层和电极层37。绝缘层38可以防止当发光元件ED与电信号所传送到的电极接触(例如，直接接触)时在发光层36中可能发生的电短路。此外，绝缘层38可以防止发光元件ED的发光效率劣化。
绝缘层38的外表面可以进行表面处理。发光元件ED可以分散在油墨(例如，预定的或可选择的油墨)中并喷射到电极上，并且发光元件ED可以在两个电极之间对准。绝缘层38的表面可以进行疏水处理或亲水处理。因此，发光元件ED可以保持分散在油墨中，而不与和其相邻的另一发光元件ED聚集。
在下文中，参考其它附图提供根据另一实施方式的显示装置10的描述。
图15是示出根据另一实施方式的设置在显示装置的像素中的线和堤部的示意性布局图。图16是沿着图15的线Q5-Q5'截取的示意性剖视图。图17是沿着图15的线Q6-Q6'截取的示意性剖视图。图18是沿着图15的线Q7-Q7'截取的示意性剖视图。
图15是示出设置在显示装置10的像素PX中的第一导电层的线、第二导电层的线、第三导电层的线、半导体层的有源层、堤部图案和堤部的布局图。图16示出了设置在其中设置有第一子像素SPX1的发光元件ED的对准区域AA下方的导电层。图17示出了设置在其中设置有第二子像素SPX2的发光元件ED的对准区域AA下方的导电层。图18示出了设置在其中设置有第三子像素SPX3的发光元件ED的对准区域AA下方的导电层。在图16至图18中，省略了由于非常小的厚度而具有不显著的台阶差的半导体层。
图15至图18的实施方式与图10至图13的实施方式的不同之处至少在于，其中三个导电层在平面图中彼此重叠的区域在每个子像素SPXn的对准区域AA中占据约80％或更多。在下文中，省略了对相同组成元件的详细描述，并且基于与图10至图13的实施方式的不同来提供以下描述。
结合图15参考图16，示出了在第一子像素SPX1的发光区域EMA中设置在左侧上的对准区域AA的剖面结构。第一导电层可以设置在衬底SUB上。第一导电层可以包括在第一方向DR1上延伸的第一扫描线SL1。第一扫描线SL1可以在平面图中与对准区域AA重叠，并且例如，第一扫描线SL1可以在平面图中与整个对准区域AA重叠。
缓冲层BL可以设置在第一扫描线SL1上，并且第一栅极绝缘层GI可以设置在缓冲层BL上。第二导电层可以设置在第一栅极绝缘层GI上。第二导电层可以包括在第一方向DR1上延伸的第一栅极图案GP1。第一栅极图案GP1可以在平面图中与对准区域AA重叠，并且例如，第一栅极图案GP1可以在平面图中与整个对准区域AA重叠。第一栅极图案GP1可以在平面图中与第一扫描线SL1重叠。
第一层间绝缘层IL1可以设置在第一栅极图案GP1上，并且第三导电层可以设置在第一层间绝缘层IL1上。第三导电层可以包括在第一方向DR1上延伸的第一导电图案DP1。第一导电图案DP1可以在平面图中与对准区域AA重叠，并且例如，第一导电图案DP1可以在平面图中与整个对准区域AA重叠。第一导电图案DP1可以在平面图中与第一扫描线SL1和第一栅极图案GP1重叠。
过孔层VIA可以设置在第一导电图案DP1上。在第一子像素SPX1的对准区域AA(例如，对准区域AA的一部分)中，作为第一导电层的第一扫描线SL1、作为第二导电层的第一栅极图案GP1以及作为第三导电层的第一导电图案DP1可以在平面图中彼此重叠。在第一子像素SPX1的对准区域AA中的设置在第一子像素SPX1的发光区域EMA的右侧上的对准区域AA中，作为第一导电层的第二扫描线SL2、作为第二导电层的第二栅极图案GP2以及作为第三导电层的第二导电图案DP2可以在平面图中彼此重叠。
在实施方式中，其中第一导电层、第二导电层和第三导电层在厚度方向上彼此重叠的区域在第一子像素SPX1的对准区域AA中可以为约80％或更多。在如图16中所示的实施方式中，在第一方向DR1上延伸的对准区域AA中，其中作为第一导电层的第一扫描线SL1、作为第二导电层的第一栅极图案GP1和作为第三导电层的第一导电图案DP1在平面图中彼此重叠的区域可以为约80％或更多。第一扫描线SL1、第一栅极图案GP1和第一导电图案DP1可以在平面图中在整个对准区域AA中彼此重叠，并且形成在上部上的过孔层VIA可以是平坦的。因此，如图9中所示，由于在平坦的过孔层VIA上的暴露发光元件ED的两端的第二绝缘层PAS2可以在没有临界尺寸的变形的情况下形成，所以可以避免(或防止)发光元件ED和连接电极CNE之间的接触缺陷。
结合图15参考图17，示出了在第二子像素SPX2的发光区域EMA中设置在左侧上的对准区域AA的剖面结构。第一导电层可以设置在衬底SUB上。第一导电层可以包括设置成在第一方向DR1上彼此间隔开的第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3。第一下部金属层CAS1可以设置在对准区域AA的上侧上。第二下部金属层CAS2可以设置在对准区域AA的下侧上。第三下部金属层CAS3可以设置在第一下部金属层CAS1和第二下部金属层CAS2之间。
缓冲层BL可以设置在第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3上。第一栅极绝缘层GI可以设置在缓冲层BL上。第二导电层可以设置在第一栅极绝缘层GI上。第二导电层可以包括第一电容电极CSE1。第一电容电极CSE1可以设置在第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3上，并且在平面图中部分地与第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3重叠。如图15中所示，在第二子像素SPX2中，第一电容电极CSE1可以在平面图中与第一下部金属层CAS1重叠，并且第一电容电极CSE1可以与第二下部金属层CAS2重叠。此外，第一电容电极CSE1可以在平面图中与第三下部金属层CAS3重叠。在该实施方式中，在平面图中与第一下部金属层CAS1重叠的第一电容电极CSE1、在平面图中与第二下部金属层CAS2重叠的第一电容电极CSE1、以及在平面图中与第三下部金属层CAS3重叠的第一电容电极CSE1可以在平面图中与对准区域AA重叠。在实施方式中，在平面图中与第三下部金属层CAS3重叠的第一电容电极CSE1可以包括电极孔CSH1，并且增大在平面图中与对准区域AA重叠的区域。因此，在设置在第二子像素SPX2中的对准区域AA中，第一电容电极CSE1可以在平面图中与第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3重叠。因此，第三导电层在对准区域AA中的布置可以被最大化。
第一层间绝缘层IL1可以设置在第一电容电极CSE1上。第三导电层可以设置在第一层间绝缘层IL1上。第二电容电极CSE2可以在第一方向DR1上彼此间隔开并且设置在第三导电层中。第二电容电极CSE2可以在厚度方向上分别与第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3以及第一电容电极CSE1重叠。例如，第二电容电极CSE2可以设置在对准区域AA的上侧上，并且在平面图中与第一下部金属层CAS1和第一电容电极CSE1重叠。第二电容电极CSE2可以设置在对准区域AA的下侧上，并且在平面图中与第二下部金属层CAS2和第一电容电极CSE1重叠。第二电容电极CSE2可以设置在对准区域AA的中心处，并且在平面图中与第三下部金属层CAS3和第一电容电极CSE1重叠。第二电容电极CSE2可以设置在对准区域AA的中心处，并且在平面图中与第一电容电极CSE1的电极孔CSH1以及第三下部金属层CAS3重叠。
过孔层VIA可以设置在第二电容电极CSE2上。在第二子像素SPX2的对准区域AA中的设置在第二子像素SPX2的发光区域EMA的右侧上的对准区域AA中，作为第一导电层的第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3、作为第二导电层的第一电容电极CSE1以及作为第三导电层的第二电容电极CSE2可以设置成在平面图中彼此重叠。
在实施方式中，其中第一导电层、第二导电层和第三导电层在厚度方向上彼此重叠的区域在第二子像素SPX2的对准区域AA中可以为约80％或更多。在如图17中所示的实施方式中，在第一方向DR1上延伸的对准区域AA中，其中作为第一导电层的第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3、作为第二导电层的第一电容电极CSE1以及作为第三导电层的第二电容电极CSE2在平面图中彼此重叠的区域在可以为约80％或更多。第一下部金属层CAS1、第二下部金属层CAS2和第三下部金属层CAS3、第一电容电极CSE1和第二电容电极CSE2可以在平面图中在约80％或更多的对准区域AA中彼此重叠。因此，形成在上部上的过孔层VIA通常可以是平坦的。
结合图15参考图18，在设置在第三子像素SPX3的发光区域EMA的左侧上的对准区域AA的剖面结构中，第一导电层可以设置在衬底SUB上。第一导电层可以包括在第一方向DR1上延伸的第二数据线DTL2。第二数据线DTL2可以在平面图中与对准区域AA重叠，并且例如，第二数据线DTL2可以在平面图中与整个对准区域AA重叠。
缓冲层BL可以设置在第二数据线DTL2上。第一栅极绝缘层GI可以设置在缓冲层BL上。第二导电层可以设置在第一栅极绝缘层GI上。第二导电层可以包括在第一方向DR1上彼此间隔开的第一虚设图案GDP1、第二虚设图案GDP2和第三虚设图案GDP3。第一虚设图案GDP1可以设置在第三子像素SPX3的上侧上，并且在平面图中可以与两个对准区域AA和第二数据线DTL2重叠。第二虚设图案GDP2可以设置在第一虚设图案GDP1的下侧上，并且在平面图中可以与两个对准区域AA和第二数据线DTL2重叠。第三虚设图案GDP3可以设置在第三子像素SPX3的下侧上，并且在平面图中可以与左边的对准区域AA和第二数据线DTL2重叠。第一虚设图案GDP1、第二虚设图案GDP2和第三虚设图案GDP3可以是浮置图案，并且可以不电连接到其它元件。在该实施方式中，作为第二导电层的第一虚设图案GDP1、第二虚设图案GDP2和第三虚设图案GDP3可以在平面图中与第三子像素SPX3的对准区域AA重叠。因此，在平面图中与第三导电层和第一导电层重叠的区域可以被最大化。
第一层间绝缘层IL1可以设置在第一虚设图案GDP1、第二虚设图案GDP2和第三虚设图案GDP3上。第三导电层可以设置在第一层间绝缘层IL1上。第三导电层可以包括在第一方向DR1上彼此间隔开的第二电容电极CSE2和第四导电图案DP4。第二电容电极CSE2可以在平面图中与第二子像素SPX2的第三下部金属层CAS3重叠，并且可以延伸到第三子像素SPX3。第二电容电极CSE2可以设置在对准区域AA的上侧上，并且在平面图中可以与在其之下的第二数据线DTL2和第一虚设图案GDP1重叠。第四导电图案DP4可以设置在第二电容电极CSE2的下侧上，并且电连接到第一数据线DTL1。第四导电图案DP4可以设置成在平面图中与第二数据线DTL2、第一虚设图案GDP1和第二虚设图案GDP2重叠。设置在对准区域AA的下侧上的第四导电图案DP4可以电连接到第二数据线DTL2，并且可以设置成在平面图中与第二数据线DTL2和第三虚设图案GDP3重叠。第二电容电极CSE2和第四导电图案DP4可以设置成在平面图中与第二数据线DTL2重叠。
过孔层VIA可以设置在第二电容电极CSE2和第四导电图案DP4上。在第三子像素SPX3的对准区域AA中的设置在第三子像素SPX3的发光区域EMA的右侧上的对准区域AA中，作为第一导电层的第三数据线DTL3、作为第二导电层的第一虚设图案GDP1和第二虚设图案GDP2、以及作为第三导电层的第二电容电极CSE2和第四导电图案DP4可以设置成在平面图中彼此重叠。
在实施方式中，其中第一导电层、第二导电层和第三导电层在厚度方向上重叠的区域在第三子像素SPX3的对准区域AA中可以为约80％或更多。在图18中所示的实施方式中，在第一方向DR1上延伸的对准区域AA中，其中作为第一导电层的第二数据线DTL2、作为第二导电层的第一虚设图案GDP1、第二虚设图案GDP2和第三虚设图案GDP3、以及作为第三导电层的第二电容电极CSE2和第四导电图案DP4在平面图中彼此重叠的区域可以为约80％或更多。第二数据线DTL2、第一虚设图案GDP1、第二虚设图案GDP2和第三虚设图案GDP3、第二电容电极CSE2和第四导电图案DP4可以在平面图中在约80％或更多的对准区域AA中彼此重叠。因此，形成在上部上的过孔层VIA通常可以是平坦的。因此，如图9中所示，由于在平坦的过孔层VIA上的暴露发光元件ED的两端的第二绝缘层PAS2可以在没有临界尺寸的变形的情况下形成，所以可以避免(或防止)发光元件ED和连接电极CNE之间的接触缺陷。
以上描述是本公开的技术特征的示例，并且本公开所属领域中的技术人员将能够进行各种修改和变化。因此，上述本公开的实施方式可以单独实现或彼此组合实现。
因此，在本公开中公开的实施方式不旨在限制本公开的技术精神，而是描述本公开的技术精神，并且本公开的技术精神的范围不受这些实施方式的限制。本公开的保护范围应当由所附权利要求来解释，并且应当理解的是，等同范围内的所有技术精神都包括在本公开的范围内。

Claims (10)

1.一种显示装置，其特征在于，包括：
多个导电层，在衬底上设置在不同的层中；
过孔层，设置在所述多个导电层上；
堤部，设置在所述过孔层上并分隔发光区域；
堤部图案，设置在所述过孔层上并在第一方向上延伸；
第一电极，设置在所述堤部图案上并且在所述第一方向上延伸；
第二电极，设置在所述堤部图案上并且在所述第一方向上延伸；以及
发光元件，设置在所述第一电极和所述第二电极上，其中，
所述堤部图案彼此间隔开，
所述第一电极和所述第二电极彼此间隔开，
所述堤部和所述堤部图案分隔其中设置有所述发光元件的对准区域，以及
所述多个导电层中的两个或更多个在平面图中彼此重叠的区域在所述对准区域中为80％或更多。
2.根据权利要求1所述的显示装置，其特征在于，
所述堤部图案包括：
第一堤部图案，在平面图中与所述第一电极重叠；以及
第二堤部图案，在平面图中与所述第二电极重叠，以及
所述对准区域被所述堤部、所述第一堤部图案和所述第二堤部图案围绕。
3.根据权利要求1所述的显示装置，其特征在于，所述多个导电层包括：
第一导电层，设置在所述衬底上；
第二导电层，设置在所述第一导电层上；以及
第三导电层，设置在所述第二导电层上。
4.根据权利要求3所述的显示装置，其特征在于，所述第一导电层和所述第三导电层在平面图中彼此重叠的区域在所述对准区域中为80％或更多。
5.根据权利要求3所述的显示装置，其特征在于，所述第一导电层和所述第二导电层在平面图中彼此重叠的区域在所述对准区域中为80％或更多。
6.根据权利要求3所述的显示装置，其特征在于，所述第一导电层、所述第二导电层和所述第三导电层在平面图中彼此重叠的区域在所述对准区域中为80％或更多。
7.根据权利要求3所述的显示装置，其特征在于，还包括：
下部金属层，设置在所述衬底上；以及
至少一个晶体管，设置在所述下部金属层上，其中，
所述晶体管包括：
半导体层；
栅电极，设置在所述半导体层上；
源电极，设置在所述栅电极上；以及
漏电极，设置在所述栅电极上，
所述第一导电层包括所述下部金属层，
所述第二导电层包括所述栅电极，以及
所述第三导电层包括所述源电极和所述漏电极。
8.根据权利要求3所述的显示装置，其特征在于，还包括：
缓冲层，设置在所述第一导电层和所述第二导电层之间；
栅极绝缘层，设置在所述第一导电层和所述第二导电层之间；以及
层间绝缘层，设置在所述第二导电层和所述第三导电层之间。
9.根据权利要求1所述的显示装置，其特征在于，还包括：
第一连接电极，与所述发光元件中的每个的一端接触；以及
第二连接电极，与所述发光元件中的每个的另一端接触。
10.一种显示装置，其特征在于，包括：
多个像素，所述多个像素中的每个包括：
堤部图案，设置在衬底上，在第一方向上延伸并且在第二方向上彼此间隔开；
堤部，设置在所述堤部图案上并分隔发光区域；
多个第一电极，设置在所述堤部图案上；
多个第二电极，设置在所述堤部图案上；以及
多个子像素，包括：
第一子像素，包括在所述多个第一电极中的第一电极和所述多个第二电极中的第二电极上的多个发光元件；
第二子像素，包括在所述多个第一电极中的另一第一电极和所述多个第二电极中的另一第二电极上的多个发光元件，并且设置成在所述第二方向上与所述第一子像素相邻；以及
第三子像素，包括在所述多个第一电极中的又一第一电极和所述多个第二电极中的又一第二电极上的多个发光元件，并且设置成在所述第二方向上与所述第二子像素相邻；
第一扫描线，在所述第一方向上延伸；
第一栅极图案，在平面图中与所述第一扫描线重叠并电连接到所述第一扫描线；以及
第一导电图案，在平面图中与所述第一扫描线和所述第一栅极图案重叠并电连接到所述第一扫描线，其中，
所述多个第一电极和所述多个第二电极在所述第二方向上彼此间隔开，
所述第一扫描线、所述第一栅极图案和所述第一导电图案设置在所述第一子像素中，
在所述多个子像素中的每个中，所述堤部和所述堤部图案分隔其中设置有所述多个发光元件的对准区域，以及
所述第一扫描线和所述第一栅极图案在平面图中彼此重叠的区域在所述第一子像素的所述对准区域中为80％或更多。
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