CN215869371U - 一种半导体芯片封装结构 - Google Patents

一种半导体芯片封装结构 Download PDF

Info

Publication number
CN215869371U
CN215869371U CN202120939532.7U CN202120939532U CN215869371U CN 215869371 U CN215869371 U CN 215869371U CN 202120939532 U CN202120939532 U CN 202120939532U CN 215869371 U CN215869371 U CN 215869371U
Authority
CN
China
Prior art keywords
chip
patch electrode
electrode
area
mounting surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202120939532.7U
Other languages
English (en)
Inventor
李希
张祥贵
徐仁庆
罗禄全
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Saiertan Wuxi Electronics Co ltd
Original Assignee
Saiertan Wuxi Electronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Saiertan Wuxi Electronics Co ltd filed Critical Saiertan Wuxi Electronics Co ltd
Priority to CN202120939532.7U priority Critical patent/CN215869371U/zh
Application granted granted Critical
Publication of CN215869371U publication Critical patent/CN215869371U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本实用新型涉及半导体技术领域，尤其涉及一种半导体芯片封装结构，包括芯片、第一贴片电极和第二贴片电极，所述第一贴片电极包括焊接部和一体成型于焊接部上的安装部，所述安装部与芯片的一安装面接触且所述安装部与芯片的接触面积小于所述芯片的安装面的面积；所述焊接部用于与外接电路板连接，通过减小芯片与贴片电极之间的接合面积，有效减少了芯片的热应力，避免芯片开裂或器件故障，另一方面，贴片电极的焊接部与安装部一体成型设置，使得贴片电极兼具焊接、散热、减小热应力的功能，优化及减少了组装步骤，对生产效率的提升起积极作用。

Description

一种半导体芯片封装结构
技术领域
本实用新型涉及半导体技术领域，尤其涉及一种半导体芯片封装结构。
背景技术
现有的半导体芯片封装通常为半导体芯片通过焊料合金回流、导电环氧树脂等安装在铜衬底上，安装好的半导体芯片包封于环氧化合物等材料中。随着对半导体器件的功率要求提高，半导体芯片的面积也逐渐增大，例如TVS二极管，一般采用多个大面积的TVS芯片层叠串联，以提供足够的基础电压，而对于大面积半导体芯片，很容易出现由于热应力而开裂或导致器件故障。
实用新型内容
为了克服上述现有技术的缺陷，本实用新型所要解决的技术问题是提供一种有效减少了芯片的热应力的半导体芯片封装结构。
为了解决上述技术问题，本实用新型采用的技术方案为：一种半导体芯片封装结构，包括芯片、第一贴片电极和第二贴片电极，所述第一贴片电极设置在芯片的一安装面上，所述第二贴片电极设置在芯片的另一安装面上，所述第一贴片电极包括焊接部和一体成型于焊接部上的安装部，所述安装部与芯片的一安装面接触且所述安装部与芯片的接触面积小于所述芯片的安装面的面积；所述焊接部用于与外接电路板连接。
进一步的，所述安装部与芯片的接触面积小于或等于所述芯片的安装面的面积的80％。
进一步的，所述安装部与芯片的接触面积小于或等于所述芯片的安装面的面积的50％。
进一步的，所述第二贴片电极与芯片的另一安装面的接触面积小于所述芯片的安装面的面积。
进一步的，所述第二贴片电极与芯片的另一安装面的接触面上设有凸台，所述凸台远离第二贴片电极的一端面与芯片接触且所述凸台与芯片的接触面积小于所述芯片的安装面的面积。
进一步的，所述焊接部与安装部之间设有台阶，所述焊接部、台阶、安装部一体成型设置，所述台阶的宽度介于安装部的宽度和焊接部的宽度之间。
进一步的，所述第二贴片电极设有弯折部，所述弯折部上设有通孔。
进一步的，还包括壳体，所述壳体包覆芯片、第一贴片电极和第二贴片电极，所述第一贴片电极部分伸出壳体外部且所述第一贴片电极伸出至壳体外部的部分上设有限位孔。
进一步的，还包括壳体，所述壳体包覆芯片、第一贴片电极和第二贴片电极，所述通孔位于壳体内部。
进一步的，所述第一贴片电极和第二贴片电极分别通过接合层与芯片连接。
本实用新型的有益效果在于：
一种半导体芯片封装结构，通过所述第一贴片电极的安装部与芯片的一安装面接触且所述安装部与芯片的接触面积小于所述芯片的安装面的面积，即为减小芯片与贴片电极之间的接合面积，从而有效减少了芯片的热应力，避免芯片开裂或器件故障，另一方面，贴片电极的焊接部与安装部一体成型设置，使得贴片电极兼具焊接、散热、减小热应力的功能，优化及减少了组装步骤，对生产效率的提升起积极作用。
附图说明
图1所示为本实用新型实施例一的半导体芯片封装结构示意图；
图2所示为本实用新型实施例二的半导体芯片封装结构示意图；
图3所示为本实用新型实施例三的半导体芯片封装结构示意图；
图4所示为本实用新型实施例四的半导体芯片封装结构示意图；
图5所示为本实用新型实施例四的半导体芯片封装结构俯视图；
图6所示为本实用新型实施例四的半导体芯片封装结构主视图；
标号说明：
1-第一贴片电极；2-第二贴片电极；3-芯片；4-安装部；5-焊接部；6-接合层；7-接合层；8-外壳；9-台阶；10-通孔；11-限位孔。
具体实施方式
为详细说明本实用新型的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。
请参照图1至图3所示，本实用新型提供一种半导体芯片封装结构，包括芯片、第一贴片电极和第二贴片电极，所述第一贴片电极设置在芯片的一安装面上，所述第二贴片电极设置在芯片的另一安装面上，所述第一贴片电极包括焊接部和一体成型于焊接部上的安装部，所述安装部与芯片的一安装面接触且所述安装部与芯片的接触面积小于所述芯片的安装面的面积；所述焊接部用于与外接电路板连接。
从上述描述可知，本实用新型的有益效果在于：
一种半导体芯片封装结构，通过减小芯片与贴片电极之间的接合面积，有效减少了芯片的热应力，避免芯片开裂或器件故障，另一方面，贴片电极的焊接部与安装部一体成型设置，使得贴片电极兼具焊接、散热、减小热应力的功能，优化及减少了组装步骤，对生产效率的提升起积极作用。
进一步的，所述安装部与芯片的接触面积小于或等于所述芯片的安装面的面积的80％。
从上述描述可知，根据大量实验证明，第一凸台的接触面的面积小于或等于芯片的安装面的面积的80％时，能够达到基本效果。
进一步的，所述安装部与芯片的接触面积小于或等于所述芯片的安装面的面积的50％。
从上述描述可知，由上述描述可知，根据大量实验证明，第一凸台的接触面的面积小于或等于芯片的安装面的面积的50％时，比上述效果更好。
进一步的，所述第二贴片电极与芯片的另一安装面的接触面积小于所述芯片的安装面的面积。
从上述描述可知，通过减小第二贴片电极与芯片的接触面积，从而进一步减小芯片的热应力。
进一步的，所述第二贴片电极与芯片的另一安装面的接触面上设有凸台，所述凸台远离第二贴片电极的一端面与芯片接触且所述凸台与芯片的接触面积小于所述芯片的安装面的面积。
从上述描述可知，通过上述结构设计，可进一步减少芯片热应力、焊接应力和电流通量。
进一步的，所述焊接部与安装部之间设有台阶，所述焊接部、台阶、安装部一体成型设置，所述台阶的宽度介于安装部的宽度和焊接部的宽度之间。
从上述描述可知，在焊接部与安装部之间设置台阶，可在保证良好的导电，通流及散热的同时，也将尽可能减少了应用过程中产生的机械应力及电应力对芯片的损伤。
进一步的，所述第二贴片电极设有弯折部，所述弯折部上设有通孔。
从上述描述可知，通过在第二贴片电极增加通孔设计，减少了第二贴片电极与芯片接触区域连接处的电极材料体积，从而达到减少壳体注塑成型合模及黑胶注塑时作用在晶粒上的剪切力，另在切筋弯脚过程中，也减少了引脚折弯时的机械应力传导，有利于减少应力导致的电性失效及产品可靠性的提高。
进一步的，还包括壳体，所述壳体包覆芯片、第一贴片电极和第二贴片电极，所述第一贴片电极部分伸出壳体外部且所述第一贴片电极伸出至壳体外部的部分上设有限位孔。
从上述描述可知，壳体的设置对于芯片具有一定的保护作用，且在第一贴片电极伸出至壳体外部的部分上设置限位孔，用于注塑定位。
进一步的，还包括壳体，所述壳体包覆芯片、第一贴片电极和第二贴片电极，所述通孔位于壳体内部。
从上述描述可知，壳体的设置对于芯片具有一定的保护作用，壳体在注塑成型时能够紧密包裹通孔，使得整体粘合性更强。
进一步的，所述第一贴片电极和第二贴片电极分别通过接合层与芯片连接。
从上述描述可知，通过接合层将芯片与第一贴片电极和第二贴片电极焊接固定。
请参照图1，本实用新型的实施例一为：
本实用新型提供的一种半导体芯片封装结构，包括壳体8、芯片3、第一贴片电极1和第二贴片电极2，壳体8包覆芯片3、第一贴片电极1和第二贴片电极2，所述第一贴片电极1部分伸出壳体8外部且所述第一贴片电极1伸出至壳体8外部的部分上设有限位孔，，限位孔的形状包括但不限于月牙形、半圆形、圆形等；芯片3可以是单片，也可以是多片层叠，多片芯片之间可以设置铜片等，然后通过焊料焊接；第一贴片电极1包括焊接部5和一体成型于焊接部5上的安装部4，安装部4与芯片3的一安装面接触，且所述安装部4与芯片3的接触面积小于芯片3的安装面的面积，第一贴片电极1设置在芯片3的一安装面上，通过接合层7与芯片3连接；第二贴片电极2设置在芯片3的另一安装面上，通过接合层6与芯片3连接；焊接部5用于与外接电路板连接。
本实施例中，所述安装部与芯片的接触面积小于或等于所述芯片的安装面的面积的80％。例如70％。优选为：所述安装部与芯片的接触面积小于或等于所述芯片的安装面的面积的50％。
请参照图2，本实用新型的实施例二为：
与上述实施例一的区别在于，进一步对第二贴片电极进行结构改进，具体为：第二贴片电极2与芯片3的另一安装面的接触面上设置凸台，所述凸台远离第二贴片电极2的一端面与芯片3接触且所述凸台与芯片3的接触面积小于所述芯片3的安装面的面积，该凸台与第一贴片电极通过接合层6焊接。
与实施例一相比，第二贴片电极与芯片的接触面积减少，从而进一步减小芯片的热应力。
请参照图3，本实用新型的实施例三为：
与上述实施例一的区别在于，进一步对第一贴片电极进行结构改进，具体为：设置在第一贴片电极1的焊接部5与安装部4之间设有台阶9，所述焊接部5、台阶9、安装部4一体成型设置，所述台阶9的宽度介于安装部5的宽度和焊接部4的宽度之间。
与实施例一相比，在焊接部与安装部之间设置台阶，可在保证良好的导电，通流及散热的同时，也将尽可能减少了应用过程中产生的机械应力及电应力对芯片的损伤。
请参照图4-6，本实用新型的实施例四为：
与上述实施例一的区别在于，进一步对第二贴片电极进行结构改进，具体为：所述第二贴片电极设有弯折部，所述弯折部上设有通孔10，所述通孔10为应力释放孔，其形状包括但不限于圆形、椭圆形等。
与实施例一相比，通过在第二贴片电极增加应力释放孔设计，减少了第二贴片电极与芯片接触区域连接处的电极材料体积，从而达到减少壳体注塑成型合模及黑胶注塑时作用在晶粒上的剪切力。
综上所述，本实用新型提供的一种半导体芯片封装结构，通过减小芯片与贴片电极之间的接合面积，有效减少了芯片的热应力，避免芯片开裂或器件故障，另一方面，贴片电极的焊接部与安装部一体成型设置，使得贴片电极兼具焊接、散热、减小热应力的功能，优化及减少了组装步骤，对生产效率的提升起积极作用；在第二贴片电极增加应力释放孔设计，减少了第二贴片电极与芯片接触区域连接处的电极材料体积，从而达到减少壳体注塑成型合模及黑胶注塑时作用在晶粒上的剪切力，另在切筋弯脚过程中，也减少了引脚折弯时的机械应力传导，有利于减少应力导致的电性失效及产品可靠性的提高。
以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本实用新型的专利保护范围内。

Claims (10)

1.一种半导体芯片封装结构，包括芯片、第一贴片电极和第二贴片电极，所述第一贴片电极设置在芯片的一安装面上，所述第二贴片电极设置在芯片的另一安装面上，其特征在于，所述第一贴片电极包括焊接部和一体成型于焊接部上的安装部，所述安装部与芯片的一安装面接触且所述安装部与芯片的接触面积小于所述芯片的安装面的面积；所述焊接部用于与外接电路板连接。
2.根据权利要求1所述的一种半导体芯片封装结构，其特征在于，所述安装部与芯片的接触面积小于或等于所述芯片的安装面的面积的80％。
3.根据权利要求2所述的一种半导体芯片封装结构，其特征在于，所述安装部与芯片的接触面积小于或等于所述芯片的安装面的面积的50％。
4.根据权利要求1所述的一种半导体芯片封装结构，其特征在于，所述第二贴片电极与芯片的另一安装面的接触面积小于所述芯片的安装面的面积。
5.根据权利要求4所述的一种半导体芯片封装结构，其特征在于，所述第二贴片电极与芯片的另一安装面的接触面上设有凸台，所述凸台远离第二贴片电极的一端面与芯片接触且所述凸台与芯片的接触面积小于所述芯片的安装面的面积。
6.根据权利要求1所述的一种半导体芯片封装结构，其特征在于，所述焊接部与安装部之间设有台阶，所述焊接部、台阶、安装部一体成型设置，所述台阶的宽度介于安装部的宽度和焊接部的宽度之间。
7.根据权利要求1所述的一种半导体芯片封装结构，其特征在于，所述第二贴片电极设有弯折部，所述弯折部上设有通孔。
8.根据权利要求7所述的一种半导体芯片封装结构，其特征在于，还包括壳体，所述壳体包覆芯片、第一贴片电极和第二贴片电极，所述第一贴片电极部分伸出壳体外部且所述第一贴片电极伸出至壳体外部的部分上设有限位孔。
9.根据权利要求7所述的一种半导体芯片封装结构，其特征在于，还包括壳体，所述壳体包覆芯片、第一贴片电极和第二贴片电极，所述通孔位于壳体内部。
10.根据权利要求1所述的一种半导体芯片封装结构，其特征在于，所述第一贴片电极和第二贴片电极分别通过接合层与芯片连接。
CN202120939532.7U 2021-04-30 2021-04-30 一种半导体芯片封装结构 Active CN215869371U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202120939532.7U CN215869371U (zh) 2021-04-30 2021-04-30 一种半导体芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202120939532.7U CN215869371U (zh) 2021-04-30 2021-04-30 一种半导体芯片封装结构

Publications (1)

Publication Number Publication Date
CN215869371U true CN215869371U (zh) 2022-02-18

Family

ID=80315717

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202120939532.7U Active CN215869371U (zh) 2021-04-30 2021-04-30 一种半导体芯片封装结构

Country Status (1)

Country Link
CN (1) CN215869371U (zh)

Similar Documents

Publication Publication Date Title
US9129949B2 (en) Power semiconductor module
TWI404177B (zh) 功率半導體電路裝置及其製造方法
JP2001156253A (ja) 半導体電力モジュール及びその製造方法
US20130026616A1 (en) Power device package module and manufacturing method thereof
JPWO2011083737A1 (ja) 半導体装置用ユニットおよび半導体装置
KR102228945B1 (ko) 반도체 패키지 및 이의 제조방법
CN214043635U (zh) 一种智能功率模块及电力电子设备
US20230215788A1 (en) Power module and manufacturing method thereof, converter, and electronic device
CN112701094A (zh) 一种功率器件封装结构及电力电子设备
CN215869371U (zh) 一种半导体芯片封装结构
CN113113400A (zh) 半导体电路和半导体电路的制造方法
JP2009164240A (ja) 半導体装置
CN116646326A (zh) 智能功率模块和具有其的电子设备
CN212084994U (zh) 一种并联封装的器件组
CN212113705U (zh) 一种功率半导体模块
JP2651427B2 (ja) 半導体装置の製造方法
CN214848624U (zh) 半导体电路
CN211743155U (zh) 芯片3d封装组合堆叠结构
CN112259517A (zh) 光伏组件旁路元件焊片及旁路保护元件模块及接线盒
CN215220708U (zh) 一种半导体芯片封装结构
CN212182316U (zh) 一种无载体的半导体叠层封装结构
CN112510006A (zh) 一种半导体模块、封装结构及其焊接方法
CN213304123U (zh) 一种半导体芯片封装结构
CN221239611U (zh) 信号端子、功率模块外壳、功率模块及电子设备
CN219534522U (zh) 封装结构、电路结构及用于制造封装结构的框架结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant