CN212516502U - 显示基板和显示装置 - Google Patents

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Abstract

本公开提供一种显示基板，其中，电源线与补偿检测线交替间隔设置，任意相邻的一条电源线和一条补偿检测线之间设置有沿第二方向延伸的两排像素驱动电路；在多个像素驱动电路中的任意一个像素驱动电路，该像素驱动电路的电源输入端与距离该像素驱动电路最近的一条电源线电连接，该像素驱动电路的补偿检测信号端与距离该像素驱动电路最近的一条补偿检测线电连接。本公开还提供一种显示装置。

Description

显示基板和显示装置
技术领域
本公开涉及显示技术领域，更具体地，提供一种显示基板和一种显示装置。
背景技术
有机发光二极管(OLED)显示技术逐步成熟。需要进一步提高有机发光二极管显示装置的分辨率，这导致其中的显示基板内的线路越来越细，而其中电源线的线宽不能无线缩短，这阻碍了有机发光二极管显示装置的分辨率的提升。
发明内容
本公开提供一种显示基板和一种显示装置。
第一方面，提供一种显示基板，包括：基底和设置在所述基底上的显示功能层，所述显示功能层包括：沿相交的第一方向和第二方向排布的多个像素驱动电路、沿所述第二方向延伸的多条电源线、沿所述第二方向延伸的多条补偿检测线、沿所述第一方向延伸的多条栅线、沿所述第二方向延伸的多条数据线、沿所述第一方向延伸的多条补偿扫描线；所述电源线与所述补偿检测线交替间隔设置，任意相邻的一条所述电源线和一条所述补偿检测线之间设置有沿所述第二方向延伸的两排像素驱动电路；在所述多个像素驱动电路中的任意一个像素驱动电路，该像素驱动电路的电源输入端与距离该像素驱动电路最近的一条所述电源线电连接，该像素驱动电路的补偿检测信号端与距离该像素驱动电路最近的一条所述补偿检测线电连接。
在一些实施例中，在位于相邻的一条所述电源线和一条所述补偿检测线之间的两排所述像素驱动电路中，在靠近所述电源线的一排所述像素驱动电路中的任意一个所述像素驱动电路，该像素驱动电路的电源输入端与距离该像素驱动电路最近的一条所述电源线直接连接，该像素驱动电路的补偿检测信号端通过补偿检测桥线与距离该像素驱动电路最近的一条所述补偿检测线连接；在靠近所述补偿检测线的一排所述像素驱动电路中的任意一个所述像素驱动电路，该像素驱动电路的电源输入端通过电源桥线与距离该像素驱动电路最近的一条所述电源线连接，该像素驱动电路的补偿检测信号端与距离该像素驱动电路最近的一条所述补偿检测线直接连接。
在一些实施例中，对于位于相邻的一条所述电源线和一条所述补偿检测线之间的两排所述像素驱动电路，该两排像素驱动电路之间设置有两条所述数据线；在该两排像素驱动电路中的任意一个所述像素驱动电路，该像素驱动电路的数据信号输入端与距离该像素驱动电路最近的一条所述数据线连接。
在一些实施例中，所述显示基板还包括：遮光图形，所述遮光图形位于所述基底和所述显示功能层之间，所述电源桥线、所述补偿检测桥线与所述遮光图形同层设置；所述电源桥线与对应的所述电源线和对应的所述电源输入端通过过孔连接；所述补偿检测桥线与对应的补偿检测线和对应补偿检测信号端通过过孔连接。
在一些实施例中，任意相邻的两条所述电源线通过第一导电桥线电连接，所述第一导电桥线沿所述第一方向延伸。
在一些实施例中，所述显示基板还包括多个发光器件，所述发光器件与所述像素驱动电路一一对应连接，所述发光器件包括沿远离所述基底方向依次叠置的第一电极、发光层、第二电极；所述第一导电桥线与所述第一电极同层设置
在一些实施例中，任意相邻的两条所述补偿检测线通过第二导电桥线电连接，所述第二导电桥线沿所述第一方向延伸。
在一些实施例中，所述显示基板还包括多个发光器件，所述发光器件与所述像素驱动电路一一对应连接，所述发光器件包括沿远离所述基底方向依次叠置的第一电极、发光层、第二电极；所述第二导电桥线与所述第一电极同层设置。
在一些实施例中，至少部分所述电源线的端部连接至同一电源总线。
在一些实施例中，所述电源总线与所述栅线同层设置。
在一些实施例中，所述像素驱动电路包括驱动晶体管、开关晶体管、检测晶体管和存储电容，所述开关晶体管的栅极与对应的栅线连接，所述开关晶体管的第一极与对应的数据信号输入端连接，所述开关晶体管第二极与所述驱动晶体管的栅极和所述存储电容的第一极连接，所述驱动晶体管的第一极与对应的电源输入端连接，所述驱动晶体管的第二极与所述存储电容的第二极、所述检测晶体管的第一极连接，所述检测晶体管的栅极与对应的补偿扫描线连接，所述检测晶体管的第二极与对应的补偿检测信号端连接。
在一些实施例中，所述驱动晶体管、所述开关晶体管、所述检测晶体管均为顶栅型晶体管；所述存储电容的第一极与所述驱动晶体管、所述开关晶体管、所述检测晶体管的有源层同层设置；所述存储电容的第二极包括第一部分和第二部分，所述第一部分为所述遮光图形，所述第二部分与所述驱动晶体管的第一极同层设置且与所述驱动晶体管的第一极电连接，所述第一部分与所述第二部分电连接。
在一些实施例中，所述显示基板还包括多个发光器件，所述发光器件与所述像素驱动电路一一对应连接，所述发光器件包括沿远离所述基底方向依次叠置的第一电极、发光层、第二电极；所述存储电容的第二极还包括第三部分，所述第三部分与所述发光器件的第一电极同层设置，所述第三部分与所述第一部分电连接。
第二方面，提供一种显示装置，包括本公开第一方面的显示基板。
附图说明
图1为本公开的实施例的显示基板中像素驱动电路的电路图；
图2为本公开的一些实施例的显示基板的版图；
图3为本公开的另外一些实施例的显示基板的版图；
图4为本公开的另外一些实施例的显示基板的版图；
图5为本公开的另外一些实施例的显示基板的版图；
图6为本公开的一些实施例的像素驱动电路的版图；
图7为图6所示版图沿AA线的剖视图；
其中，附图标记为：100、基底；D1、第一方向；D2、第二方向；1、像素驱动电路；VDD、电源线；Sense、补偿检测线；Vdata、数据线；GL、栅线；P1、电源输入端；P2、补偿检测信号端；P3、数据信号输入端；T1、驱动晶体管；T2、开关晶体管；T3、检测晶体管；C1、存储电容；C2、发光器件的等效电容；D1、发光器件；BR1、电源桥线；BR2、补偿检测桥线；BR3、第一导电桥线；BR4、第二导电桥线；VDDBUS、电源总线；V1、第一过孔；V2、第二过孔；V3、第三过孔；V4、第四过孔；V5、第五过孔；V6、第六过孔；V7、第七过孔；V8、第八过孔；V9、第九过孔；V10、第十过孔；V11、第十一过孔；T1g、驱动晶体管的栅极；Cb1、存储电容的第一极的第一部分；Cb2、存储电容的第一极的第二部分；Ca、存储电容的第二极；T2g、开关晶体管的栅极；T2a、开关晶体管的栅绝缘层；T2b、开关晶体管的有源层。
具体实施方式
为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。
在本公开中，两结构“同层设置”是指二者是由同一个材料层形成的，故它们在层叠关系上处于相同层中，但并不代表它们与基底间的距离相等，也不代表它们与基底间的其它层结构完全相同。
在本公开中，“构图工艺”是指形成具有特定的图形的结构的步骤，其可为光刻工艺，光刻工艺包括形成材料层、涂布光刻胶、曝光、显影、刻蚀、光刻胶剥离等步骤中的一步或多步；当然，“构图工艺”也可为压印工艺、喷墨打印工艺等其它工艺。
参见图1-图7，本公开的实施例提供一种显示基板，包括：基底100和设置在基底100上的显示功能层，显示功能层包括：沿相交的第一方向D1和第二方向D2排布的多个像素驱动电路1、沿第二方向D2延伸的多条电源线VDD、沿第二方向D2延伸的多条补偿检测线Sense、沿第一方向D1延伸的多条栅线GL、沿第二方向D2延伸的多条数据线Vdata、沿第一方向D1延伸的多条补偿扫描线(未示出)；电源线VDD与补偿检测线Sense交替间隔设置，任意相邻的一条电源线VDD和一条补偿检测线Sense之间设置有沿第二方向D2延伸的两排像素驱动电路1；在多个像素驱动电路1中的任意一个像素驱动电路1，该像素驱动电路1的电源输入端P1与距离该像素驱动电路1最近的一条电源线VDD电连接，该像素驱动电路1的补偿检测信号端P2与距离该像素驱动电路1最近的一条补偿检测线Sense电连接。
该显示基板具体例如是有机发光二极管显示基板，也可以是量子点发光二极管显示基板。
参见图1，在一些实施例中，像素驱动电路1包括驱动晶体管T1、开关晶体管T2、检测晶体管T3和存储电容C1，开关晶体管T2的栅极与对应的栅线GL连接，开关晶体管T2的第一极与对应的数据信号输入端P3连接，开关晶体管T2第二极与驱动晶体管T1的栅极和存储电容C1的第一极连接，驱动晶体管T1的第一极与对应的电源输入端P1连接，驱动晶体管T1的第二极与存储电容C1的第二极、检测晶体管T3的第一极连接，检测晶体管T3的栅极与对应的补偿扫描线连接，检测晶体管T3的第二极与对应的补偿检测信号端P2连接。
参见图1，发光器件D1例如是有机发光二极管或者量子点发光二极管，其等效电容标记为电容C2。
在另外一些实施例中，像素驱动电路1还可以进一步包括更多的晶体管，例如在电源输入端P1与驱动晶体管T1第一极之间串联一发光控制晶体管(未示出)，以控制发光器件D1是否点亮。
第一方向D1例如是行方向，第二方向D2例如是列方向，以下均以此为例进行说明。
举例而言，每条栅线GL分别与一行像素驱动电路1中开关晶体管T2的栅极的电连接，每条数据线Vdata本别与一列像素驱动电路1中的开关晶体管T2的第一极电连接，以在栅线GL上被施加有效电压时，该行像素驱动电路1中的开关晶体管T2导通，从而各数据线Vdata向该行像素电路中对应的的驱动晶体管T1的栅极写入数据电压，并存储在存储电容C1的第一极。
举例而言，每条补偿扫描线分别与一行像素驱动电路1中的检测晶体管T3的栅极电连接，每条补偿检测线Sense分别与一列像素驱动电路1中的补偿检测信号端P2电连接，以在补偿扫描线上被施加有效电压时，该行像素驱动电路1中的补偿检测晶体管T3导通，从而各补偿检测线Sense可以读取存储电容C1第二极的电压或者对存储电容C1第二极的电压进行补偿。
参加图1，存储电容C1的第二极电压也即是发光二极管的阳极电压。
参见图2，在本公开的实施例中，沿行方向依次设置有一条沿列方向延伸的电源线VDD、一列像素驱动电路1、两列数据线Vdata、一列像素驱动电路1、一列补偿检测线Sense、一列像素驱动电路1、两列数据线Vdata、一列像素驱动电路1、；并以此为周期重复设置。
一条电源线VDD为靠近该电源线VDD的四列像素驱动电路1供电，也称一托四。
一条补偿检测线Sense与靠近该补偿检测线Sense的四列像素驱动电路1电连接，其在同一时间对沿行方向相邻的四个像素驱动电路1进行检测，或者在同一时间对沿行方向相邻的四个像素驱动电路1进行补偿。
补偿检测线Sense如何对像素驱动电路1进行检测或补偿可依照现有技术进行设置。
一条数据线Vdata为最靠近该数据线Vdata的一列像素驱动电路1提供数据电压信号。
由于在电源线VDD沿行方向的两侧没有设置数据线Vdata或者补偿检测线Sense，电源线VDD相应地可以设置得比较粗，即使在一托四的情况下其上的电压降也是能够接收的。
由于在补偿检测线Sense沿行方向的两侧没有设置数据线Vdata或者电源线VDD，加之补偿检测线Sense本身对其等效电阻的要求并不高，进一步补偿检测线Sense电连接四列像素驱动电路1，补偿检测线Sense的数量得到减少。
以上两方面的因素共同减少了电源线VDD和补偿检测线Sense占用的面积，有利于显示分辨率的提升。
在一些实施例中，参见图2，在位于相邻的一条电源线VDD和一条补偿检测线Sense之间的两排像素驱动电路1中，在靠近电源线VDD的一排像素驱动电路1中的任意一个像素驱动电路1，该像素驱动电路1的电源输入端P1与距离该像素驱动电路1最近的一条电源线VDD直接连接，该像素驱动电路1的补偿检测信号端P2通过补偿检测桥线BR2与距离该像素驱动电路1最近的一条补偿检测线Sense连接；在靠近补偿检测线Sense的一排像素驱动电路1中的任意一个像素驱动电路1，该像素驱动电路1的电源输入端P1通过电源桥线BR1与距离该像素驱动电路1最近的一条电源线VDD连接，该像素驱动电路1的补偿检测信号端P2与距离该像素驱动电路1最近的一条补偿检测线Sense直接连接。
换言之，电源线VDD与最靠近该电源线VDD的像素驱动电路1的电源输入端P1直接连接，与次近邻的像素驱动电路1通过电源桥线BR1电连接；补偿检测线Sense与最靠近该补偿检测线Sense的像素驱动电路1的补偿检测信号端P2直接连接，与次近邻的像素驱动电路1通过补偿检测桥线BR2电连接。
显然，补偿检测桥线BR2与补偿检测线Sense属于不同的层结构，电源桥线BR1与电源线VDD属于不同的层结构。
在一些实施例中，参见图2，对于位于相邻的一条电源线VDD和一条补偿检测线Sense之间的两排像素驱动电路1，该两排像素驱动电路1之间设置有两条数据线Vdata；在该两排像素驱动电路1中的任意一个像素驱动电路1，该像素驱动电路1的数据信号输入端P3与距离该像素驱动电路1最近的一条数据线Vdata连接。
即每两条数据线Vdata设置在每两列像素驱动电路1之间，如此，可以进一步减小数据线Vdata在行方向上占用的尺寸。
当然，在另外一些实施例中，数据线Vdata也可以是按照沿行方向一列像素驱动电路1、一条数据线Vdata为周期进行排布的。
在一些实施例中，参见图6和图7，显示基板中每个像素还包括：遮光图形Cb1，遮光图形位于基底100和显示功能层之间，电源桥线BR1、补偿检测桥线BR2与遮光图形同层设置；电源桥线BR1与对应的电源线VDD和对应的电源输入端P1通过过孔连接；补偿检测桥线BR2与对应的补偿检测线Sense和对应补偿检测信号端P2通过过孔连接。
遮光图形用于遮挡来自于基底100一侧的光，避免遮光图形之上的各晶体管的有源层受光照而产生性质的退化。
如此，可在同一道构图工艺中形成遮光图形、电源桥线BR1、补偿检测桥线BR2，并不会增加制作该显示基板所需的掩模版的数量。
在一些实施例中，任意相邻的两条电源线VDD通过第一导电桥线BR3电连接，第一导电桥线BR3沿第一方向D1延伸。
如此，可以降低电源线VDD的等效电阻。
第一导电桥线BR3可以是独立的一层结构，也可以是与显示基板中其他结构同层设置。
在一些实施例中，显示基板还包括多个发光器件D1，发光器件D1与像素驱动电路1一一对应连接，发光器件D1包括沿远离基底100方向依次叠置的第一电极、发光层、第二电极；第一导电桥线BR3与第一电极同层设置。
发光层例如是有机发光层或者是量子点发光层。在发光层与第一电极和第二电极还可以设置空穴注入层、空穴传输层、电子注入层、电子传输层等，本公开对此不做特别限定。
如此，可以在形成第一电极的构图工艺中同时形成第一导电桥线BR3，减少掩模版的数量。
在一些实施例中，参见图4，任意相邻的两条补偿检测线Sense通过第二导电桥线BR4电连接，第二导电桥线BR4沿第一方向D1延伸。
如此，可降低补偿检测线Sense的等效电阻。
第二导电桥线BR4可以是独立的一层结构，也可以是与显示基板中其他结构同层设置。
在一些实施例中，显示基板还包括多个发光器件D1，发光器件D1与像素驱动电路1一一对应连接，发光器件D1包括沿远离基底100方向依次叠置的第一电极、发光层、第二电极；第二导电桥线BR4与第一电极同层设置。
如此，可以在形成第一电极的构图工艺中同时形成第二导电桥线BR4，减少掩模版的数量。
在一些实施例中，参见图5，至少部分电源线VDD的端部连接至同一电源总线VDDBUS，可以横向电连接个VDD线，整体降低VDD线电阻。
本发明显示基板中会设置一个或多个电源总线VDDBUS，驱动该显示基板的驱动芯片为这些电源总线VDDBUS提供尽可能相同的电源电压。
如此设置，可以提高电源线VDD上电压的一致性。
在一些实施例中，电源总线VDDBUS与栅线GL同层设置。
即在形成栅线GL的构图工艺中，采用同一材料层同时形成电源总线VDDBUS，以不增加掩模版的数量。
在一些实施例中，参见图6和图7，驱动晶体管T1、开关晶体管T2、检测晶体管T3均为顶栅型晶体管；存储电容C1的第一极Ca与驱动晶体管T1、开关晶体管T2、检测晶体管T3的有源层同层设置；存储电容C1的第二极包括第一部分Cb1和第二部分Cb2，第一部分Cb1为遮光图形，第二部分Cb2与驱动晶体管T1的第一极同层设置且与驱动晶体管T1的第一极电连接，第一部分与第二部分电连接以具有相同的电位。
顶栅型晶体管即其有源层、栅绝缘层、栅极按照远离基底100的方向依次叠置。
参考图7，开关晶体管T2的栅极T2g较其栅绝缘层T2a更远离基底100。
存储电容C1的组成部分中，按照远离基底100的方向依次为第一部分Cb1、第一极Ca、第二部分Cb2。
在存储电容C1中，第二极的第一部分Cb1与第一极Ca之间形成第一等效电容，第二极的第二部分Cb2与第一极Ca之间形成第二等效电容，存储电容C1的电容值为第一等效电容与第二等效电容之和，从而增大了存储电容C1的电容值，有利于提高每一个发光器件D1发光亮度的稳定性。
详细的连接关系如下：开关晶体管T2的第一极通过第一过孔V1与对应的数据线Vdata电连接；开关晶体管T2的第二极通过第二过孔V2和第三过孔V3与对应的驱动晶体管T1的栅极T1g电连接，且通过第四过孔V4与对应的存储电容C1的第一级Ca电连接；驱动晶体管T1(图6中标注了其栅极T1g)的其中一极通过第五过孔V5与对应的电源线VDD电连接，驱动晶体管T1的另一极通过第六过孔V6与对应的存储电容C1的第二极的第二部分Cb2电连接；存储电容C1的第二极的第一部分Cb1和第二部分Cb2通过第七过孔V7电连接；检测晶体管T3的一极通过第八过孔V8、第九过孔V9与对应的补偿检测线Sense电连接，检测晶体管T3的另一极通过第十过孔V10与对应的存储电容C1的第二电极的第二部分Cb2电连接。
附图中，第十一过孔V11用于连接像素电极(未示出，例如是有机发光二极管的阳极)。
在一些实施例中，显示基板还包括多个发光器件D1，发光器件D1与像素驱动电路1一一对应连接，发光器件D1包括沿远离基底100方向依次叠置的第一电极、发光层、第二电极(均未示出)；存储电容C1的第二极还包括第三部分，第三部分与发光器件D1的第一电极同层设置，第三部分与第一部分电连接。
发光器件D1的第一电极相较于第二部分Cb2更远离基底。
进一步，存储电容C1的第二极的第三部分与其第一极Ca之间还可以形成第三等效电容，第三等效电容与前述第一等效电容和第二等效电容是并联关系，可进一步提高存储电容C1的等效电容值。
在一些实施例中，基底100例如是玻璃基底、石英基底、蓝宝石基底等绝缘体基底，又例如也可以是硅基底、锗基底、碳化硅基底、磷化铟基底等半导体基底；当然基底100也可以是由柔性材料或者可伸缩材料形成，例如是聚酯、聚酰胺、聚酰亚胺等。
在一些实施例中，各晶体管的有源层，例如开关晶体管T2的有源层T2b的材料可以是金属氧化物、硅(包括应变硅)、锗、硅者、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓或有机半导体等。
本实施例中，金属氧化物可以采用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物、包含铟和镓和锌的氧化物等。
金属氧化物可以是包含铟In的氧化物半导体，可以提高载流子迁移率(电子迁移率)。此外，氧化物半导体优选包含元素M。元素M优选是铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、钇、锆、钼、镧、铈、钕、铪、钽、钨等。注意，作为元素M有时也可以组合多个上述元素。元素M例如是与氧的键能高的元素。元素M是与氧的键能高于铟的元素。或者，元素M例如是具有增大氧化物半导体的能隙的功能的元素。此外，金属氧化物优选包含锌Zn，当氧化物半导体包含锌时容易晶化。实际实施时，氧化物半导体不局限于包含铟的氧化物半导体，也可以是锌锡氧化物或镓锡氧化物等不包含铟且包含锌、镓或锡的氧化物半导体等。
在金属氧化物是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In为低于50atomic％，M为高于50atomic％。金属氧化物使用能隙大的氧化物，例如是2.5eV以上且4.2eV以下，优选为2.8eV以上且3.8eV以下，更优选为3eV以上且3.5eV以下。优选地，金属氧化物是包含铟In、M及锌Zn的氧化物，其中M为铝Al、镓Ga或锡Sn。
本实施例中，像素驱动电路中的三个晶体管的有源层的组成可以相同或者大致相同，以降低制造成本。本实施例不局限于此，该三个晶体管的有源层的组成也可以彼此不同。当该三个晶体管的有源层都具有In的原子百分比大于M的原子百分比的区域时，可以提高开关晶体管和驱动晶体管的场效应迁移率。具体地说，开关晶体管和驱动晶体管的场效应迁移率中的一个或两个可以超过10cm2/Vs，优选的是，超过30cm2/Vs。例如，当将上述场效应迁移率高的晶体管用于显示装置的生成栅极信号的栅极驱动器时，该显示装置可以具有宽度窄的边框。当将上述场效应迁移率高的晶体管用于显示装置所包括的供应来自信号线的信号的源极驱动器时，可以减少与显示装置连接的布线数。当将上述场效应迁移率高的晶体管用于显示装置所包括的像素电路的晶体管时，可以提高显示装置的显示品质。
进一步地，本实施例的金属氧化物可以单层，也可以是双层或多层。当金属氧化物是双层时，包括叠设的第一氧化物层和第二氧化物层。第二氧化物层的导电性可比第一氧化物层低并且禁带宽度可比第一氧化物层大。第一氧化物层可以是电子移动的主沟道层，因而可设置成靠近各晶体管的栅极。当金属氧化物是单层时，优选采用氧化铟镓锌IGZO材料。
本实施例中，由于金属氧化物一部分作为晶体管的有源层，另一部分作为存储电容的一极，因此在进行导体化处理时，一方面可以实现不同子像素的沟道方向和形状有所区别，以适应不同的宽长比设计，例如，通过设计开关晶体管的有源层和驱动晶体管的有源层的宽度，使开关晶体管的沟道宽长比小于驱动晶体管的沟道宽长比。另一方面可以在一个子像素内的不同区域，金属氧化物具有不同的成分含量，以适应不同的电特性需求。
前述所说的导体化处理，是在形成各晶体管的栅极的图案后，利用这些栅极作为掩膜进行等离子体处理，将相应区域的金属氧化物处理成导体化层。可以将金属氧化物划分为三个区域，第一区域包括与各晶体管的栅极重叠的区域，该区域作为晶体管的沟道区域，第二区域包括邻近第一区域的区域，即与各晶体管的栅极邻近但未被这些栅极覆盖的区域，该区域作为晶体管的源漏区域，第三区域包括储存电容的极板区域。本实施例中，三个区域中氧化铟镓锌IGZO的成分不同。本实施例中，所述第一区域氧含量范围在30-50atomaic％之内，所述第二区域氧含量范围在50-60atomaic％之内，所述第二区域氧含量范围在60-70atomaic％之内，优选的，第一区域中IGZO的氧含量小于第二区域中IGZO的氧含量，第二区域中IGZO的氧含量小于第三区域中IGZO的氧含量。第一区域中IGZO的锌含量大于第二区域中IGZO的氧含量，第二区域中IGZO的锌含量大于第三区域中IGZO的锌含量，更进一步的，所述第一区域中氧元素和锌元素原子比O/Zn小于第二区域O/Zn，所述第二区域中O/Zn小于第三区域O/Zn。此外第一区域氧化物主要为半导体特性，发明人发现，提升In元素含量能显著提升载流子浓度，为提升第一区域载流子浓度以提升晶体管的驱动能力，第一区域In原子含量大于第二区域In原子含量，进而第二区域In原子含量大于第三区域In原子含量。
下表给出了三个区域中氧化铟镓锌IGZO成分的一种示例，Weight％代表元素在氧化物中的所占比重，Atomic％代表该元素在氧化物中所占的原子百分比。
Figure BDA0002319138490000111
其中，第一区域为三个晶体管中至少一个晶体管的沟道区域，第二区域为三个晶体管中的至少一个晶体管源漏区域，第三区域为存储电容的极板区域。如上表所示，IGZO中包括氧O、锌Zn、镓Ga和铟In等元素，第一区域由于栅电极的遮挡，未经等离子体处理，各元素O:Zn:Ga:In的重量相对含量为11.82：25.68：28.38：34.12，原子相对含量为40.24：21.40：22.18：16.18。第三区域由于未受遮挡，进行了等离子体处理，各元素O:Zn:Ga:In的重量相对含量为23.35：18.72：25.66：32.24，原子相对含量为60.94：11.95：15.37：11.72。通过等离子体处理后，第三区域的IGZO中氧的重量和原子含量大大增加，锌Zn的重量和原子含量减小，提高了IGZO的导电性。虽然第二区域未被栅电极遮挡，但由于该区域邻近栅电极，受栅电极影响，第二区域的IGZO中氧的重量和原子含量低于第三区域，锌Zn的重量和原子含量高于第三区域，因而第二区域的IGZO的导电性低于第三区域的IGZO。
由于第三区域的金属氧化物层作为存储电容的第一极，因而需要良好的导电特性，即需要较优导体化程度。在采用栅电极作为掩膜进行等离子体处理时，理论上离栅电极越远的区域，其导体化程度越好，导电特性越优。因此本实施例设置第三区域的金属氧化物层(电容极板Ca)与驱动晶体管栅电极T1g之间的最小距离大于L1，电容极板Ca与开关晶体管栅电极T2g之间的最小距离大于L2，电容极板Ca与检测晶体管栅电极T3g之间的最小距离大于L3，L1为驱动晶体管栅电极T1g的宽度，L2为开关晶体管栅电极T2g的宽度，L3为检测晶体管栅电极电极T3g的宽度。这样，第三区域的金属氧化物层的等离子体处理不会受到驱动晶体管栅电极T1g、开关晶体管栅电极T2g和检测晶体管栅电极T3g的影响。需要说明的是，上述距离为在垂直于基板方向上二者的距离，此外，作为一种变形实施例，由于高分辨背板设计的需要，上述第三区域的金属氧化物层(Ca)与驱动晶体管栅电极T1g之间的最小距离大于L1，电容极板Ca与开关晶体管栅电极T2g之间的最小距离大于L2，以及电容极板Ca与检测晶体管栅电极T3g之间的最小距离大于L3，这三种设计可以满足其中的两种情况或者一种情况。更进一步的，可以设计成更优先考虑电容极板Ca与第一电极和第二电极三者交叠的图形满足上述关系。L1为驱动晶体管栅电极T1g的宽度，L2为开关晶体管栅电极T2g的宽度，L3为检测晶体管栅电极T3g的宽度。这样，第三区域的金属氧化物层的等离子体处理受到驱动晶体管栅电极T1g、开关晶体管栅电极T2g和检测晶体管栅电极T3g的影响较小，最大限度地提高第三区域的金属氧化物层的导体化程度。
在一些实施例中，各晶体管的栅绝缘层等绝缘结构，例如开关晶体管T2的栅绝缘层T2a的材料可以采用硅氧化物SiOx、硅氮化物SiNx、氮氧化硅SiON等，也可以采用氧化铝AlOx、氧化铪HfOx、氧化钽TaOx、氧化钇、氧化锆、氧化镓、氧化镁、氧化镧、氧化铈、氧化钕等。其中，第一绝缘层的厚度为3000～5000埃，栅绝缘层的厚度为1000～2000埃，第二绝缘层的厚度为4500～7000埃。
在一些实施例中，电源线VDD、补偿检测线Sense、数据线Vdata、栅线GL、电源桥线BR1、补偿检测桥线BR2等线路的材料可以使用合金或化合物，还可以使用含铝的导体、含铜及钛的导体、含铜及锰的导体、含铟、锡及氧的导体、含钛及氮的导体等。这些线路的材料例如是铬Cr、金Au、锌Zn、银Ag、铜Cu、铝Al、钼Mo、钽Ta、钛Ti、钨W、锰Mn、镍Ni、铁Fe、钴Co等，或包含上述金属元素作为成分的合金或者包含上述金属元素的组合的合金等，如铝钕合金AlNd、钼铌合金MoNb等，可以是多层金属，如Mo/Cu/Mo等。优选地采用Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。通过使用Cu-X合金膜，由于可以通过湿蚀刻工序对薄膜进行加工，可以降低制造成本。进一步优选地，采用Cu-Mn合金膜。其中，第一金属层的厚度为800～1200埃，栅金属层的厚度为3000～5000埃，第二金属层的厚度为3000～9000埃。
本公开的实施例还提供一种显示装置，包括前述的显示基板。
该显示装置具体例如是有机发光二极管显示面板、量子点发光二极管显示面板、手机、电脑等任意具有显示功能的产品或部件。
有机发光二极管显示面板中的有机发光二极管可以包含阳极电极、空穴传输层、有机发光层、电子传输层和阴极电极。
量子点发光二极管显示面板中的量子点发光二极管可以包含阳极电极、量子点发光层、阴极电极。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (14)

1.一种显示基板，其中，包括：基底和设置在所述基底上的显示功能层，所述显示功能层包括：沿相交的第一方向和第二方向排布的多个像素驱动电路、沿所述第二方向延伸的多条电源线、沿所述第二方向延伸的多条补偿检测线、沿所述第一方向延伸的多条栅线、沿所述第二方向延伸的多条数据线、沿所述第一方向延伸的多条补偿扫描线；
所述电源线与所述补偿检测线交替间隔设置，任意相邻的一条所述电源线和一条所述补偿检测线之间设置有沿所述第二方向延伸的两排像素驱动电路；
在所述多个像素驱动电路中的任意一个像素驱动电路，该像素驱动电路的电源输入端与距离该像素驱动电路最近的一条所述电源线电连接，该像素驱动电路的补偿检测信号端与距离该像素驱动电路最近的一条所述补偿检测线电连接。
2.根据权利要求1所述的显示基板，其中，在位于相邻的一条所述电源线和一条所述补偿检测线之间的两排所述像素驱动电路中，
在靠近所述电源线的一排所述像素驱动电路中的任意一个所述像素驱动电路，该像素驱动电路的电源输入端与距离该像素驱动电路最近的一条所述电源线直接连接，该像素驱动电路的补偿检测信号端通过补偿检测桥线与距离该像素驱动电路最近的一条所述补偿检测线连接；
在靠近所述补偿检测线的一排所述像素驱动电路中的任意一个所述像素驱动电路，该像素驱动电路的电源输入端通过电源桥线与距离该像素驱动电路最近的一条所述电源线连接，该像素驱动电路的补偿检测信号端与距离该像素驱动电路最近的一条所述补偿检测线直接连接。
3.根据权利要求2所述的显示基板，其中，对于位于相邻的一条所述电源线和一条所述补偿检测线之间的两排所述像素驱动电路，该两排像素驱动电路之间设置有两条所述数据线；
在该两排像素驱动电路中的任意一个所述像素驱动电路，该像素驱动电路的数据信号输入端与距离该像素驱动电路最近的一条所述数据线连接。
4.根据权利要求2所述的显示基板，其中，所述显示基板还包括：遮光图形，所述遮光图形位于所述基底和所述显示功能层之间，所述电源桥线、所述补偿检测桥线与所述遮光图形同层设置；
所述电源桥线与对应的所述电源线和对应的所述电源输入端通过过孔连接；
所述补偿检测桥线与对应的补偿检测线和对应补偿检测信号端通过过孔连接。
5.根据权利要求1所述的显示基板，其中，任意相邻的两条所述电源线通过第一导电桥线电连接，所述第一导电桥线沿所述第一方向延伸。
6.根据权利要求5所述的显示基板，其中，所述显示基板还包括多个发光器件，所述发光器件与所述像素驱动电路一一对应连接，所述发光器件包括沿远离所述基底方向依次叠置的第一电极、发光层、第二电极；
所述第一导电桥线与所述第一电极同层设置。
7.根据权利要求1所述的显示基板，其中，任意相邻的两条所述补偿检测线通过第二导电桥线电连接，所述第二导电桥线沿所述第一方向延伸。
8.根据权利要求7所述的显示基板，其中，所述显示基板还包括多个发光器件，所述发光器件与所述像素驱动电路一一对应连接，所述发光器件包括沿远离所述基底方向依次叠置的第一电极、发光层、第二电极；
所述第二导电桥线与所述第一电极同层设置。
9.根据权利要求1所述的显示基板，其中，至少部分所述电源线的端部连接至同一电源总线。
10.根据权利要求9所述的显示基板，其中，所述电源总线与所述栅线同层设置。
11.根据权利要求1-10任意一项所述的显示基板，其中，所述像素驱动电路包括驱动晶体管、开关晶体管、检测晶体管和存储电容，所述开关晶体管的栅极与对应的栅线连接，所述开关晶体管的第一极与对应的数据信号输入端连接，所述开关晶体管第二极与所述驱动晶体管的栅极和所述存储电容的第一极连接，所述驱动晶体管的第一极与对应的电源输入端连接，所述驱动晶体管的第二极与所述存储电容的第二极、所述检测晶体管的第一极连接，所述检测晶体管的栅极与对应的补偿扫描线连接，所述检测晶体管的第二极与对应的补偿检测信号端连接。
12.根据权利要求11所述的显示基板，其中，所述驱动晶体管、所述开关晶体管、所述检测晶体管均为顶栅型晶体管；
所述存储电容的第一极与所述驱动晶体管、所述开关晶体管、所述检测晶体管的有源层同层设置；
所述存储电容的第二极包括第一部分和第二部分，所述第一部分为所述遮光图形，所述第二部分与所述驱动晶体管的第一极同层设置且与所述驱动晶体管的第一极电连接，所述第一部分与所述第二部分电连接。
13.根据权利要求2所述的显示基板，其中，所述显示基板还包括多个发光器件，所述发光器件与所述像素驱动电路一一对应连接，所述发光器件包括沿远离所述基底方向依次叠置的第一电极、发光层、第二电极；
所述存储电容的第二极还包括第三部分，所述第三部分与所述发光器件的第一电极同层设置，所述第三部分与所述第一部分电连接。
14.一种显示装置，其中，包括根据权利要求1-13任意一项所述的显示基板。
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