CN115566026A - 显示面板及其制造方法、显示装置 - Google Patents

显示面板及其制造方法、显示装置 Download PDF

Info

Publication number
CN115566026A
CN115566026A CN202211132207.5A CN202211132207A CN115566026A CN 115566026 A CN115566026 A CN 115566026A CN 202211132207 A CN202211132207 A CN 202211132207A CN 115566026 A CN115566026 A CN 115566026A
Authority
CN
China
Prior art keywords
transistor
layer
substrate
coupled
display panel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211132207.5A
Other languages
English (en)
Inventor
田宏伟
王晶
李然
田雪雁
王丽
赵西玉
牛亚男
刘利宾
刘政
史世明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202211132207.5A priority Critical patent/CN115566026A/zh
Publication of CN115566026A publication Critical patent/CN115566026A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本公开提供了一种显示面板及其制造方法、显示装置，属于显示技术领域。该显示面板中，位于衬底一侧的每个像素包括像素电路和发光元件，像素电路包括多个晶体管。其中，至少一个晶体管和除至少一个晶体管外的其余晶体管沿远离衬底的方向分两层依次层叠，且显示面板还包括具有过孔的绝缘屏蔽层。至少一个晶体管和其余晶体管分别位于绝缘屏蔽层两侧堆叠设置，并能够通过位于该过孔内的搭接部实现搭接。如此，可以在确保像素中各部分之间有效耦接，像素正常点亮的同时，还减小每个像素占用衬底的面积，进而使得衬底上能够设置较多数量的像素，有利于显示面板的高分辨率设计。

Description

显示面板及其制造方法、显示装置
技术领域
本公开涉及显示技术领域，特别涉及一种显示面板及其制造方法、显示装置。
背景技术
有机发光二极管(organic light emitting diode，OLED)显示面板因其自发光、宽视角、响应速度快、低功耗和高对比度等优点广泛应用于各类显示装置中。
目前，OLED显示面板一般包括衬底，以及位于衬底上的多个像素。每个像素包括相互耦接的像素电路和发光元件，像素电路用于驱动发光元件发光。该像素电路又包括多个晶体管和多个电容。并且，多个晶体管和多个电容中，具有相同功能的各层位于同层。如此，导致每个像素均占用衬底较大面积，造成衬底上能够设置的像素数量较少，不利于显示面板的高分辨率实现。
发明内容
提供了一种显示面板及其制造方法、显示装置，可以解决相关技术中因像素占用衬底面积较大，而导致不利于设计高分辨率的显示面板的问题，所述技术方案如下：
一方面，提供了一种显示面板，所述显示面板包括：
衬底；
位于所述衬底一侧的多个像素，每个像素包括沿远离所述衬底的方向依次层叠的像素电路和发光元件，所述像素电路与所述发光元件耦接，并用于驱动所述发光元件发光，所述像素电路包括多个晶体管，且至少一个晶体管和除所述至少一个晶体管外的其余晶体管沿远离所述衬底的方向分两层依次层叠；
位于所述至少一个晶体管和所述其余晶体管之间的绝缘屏蔽层；
贯穿所述绝缘屏蔽层的第一过孔；
以及，位于所述第一过孔内的搭接部，所述搭接部用于通过所述第一过孔将每个像素中位于所述绝缘屏蔽层不同侧且需电连接的各部分搭接。
可选的，所述绝缘屏蔽层包括：沿远离所述衬底的方向依次层叠的屏蔽层和绝缘层，所述第一过孔包括相互连通，且分别贯穿所述绝缘层的第一子过孔和贯穿所述屏蔽层的第二子过孔；
其中，所述屏蔽层的厚度小于所述绝缘层的厚度，所述第二子过孔的孔径大于所述第一子过孔的孔径，所述第二子过孔的孔径大于所述搭接部的宽度，并且，所述第二子过孔的任一侧与所述搭接部均不接触。
可选的，所述屏蔽层在所述衬底上的正投影呈网状，且所述屏蔽层的材料包括金属材料或透明导电材料。
可选的，所述金属材料包括：钼；所述透明导电材料包括：氧化铟锡。
可选的，所述像素电路还包括：多个电容，且其中至少一个电容和除所述至少一个电容外的其余电容沿远离所述衬底的方向分两层依次层叠，并分别位于所述绝缘屏蔽层靠近所述衬底的一侧和所述绝缘屏蔽层远离所述衬底的一侧。
可选的，所述像素电路中的多个晶体管包括：数据写入晶体管、复位晶体管、发光控制晶体管和驱动晶体管；所述像素电路中的多个电容包括：第一电容和第二电容；
所述数据写入晶体管的栅极与栅线耦接，所述数据写入晶体管的第一极与数据线耦接，所述数据写入晶体管的第二极与所述驱动晶体管的栅极耦接；
所述复位晶体管的栅极与复位信号线耦接，所述复位晶体管的第一极与复位电源线耦接，所述复位晶体管的第二极与所述发光元件的第一极耦接；
所述发光控制晶体管的栅极与发光控制线耦接，所述发光控制晶体管的第一极与第一电源线耦接，所述发光控制晶体管的第二极与所述驱动晶体管的第一极耦接；
所述第一电容的一端与所述驱动晶体管的栅极耦接，所述第一电容的另一端与所述驱动晶体管的第二极耦接，所述驱动晶体管的第二极还与所述发光元件的第一极耦接，所述发光元件的第二极与第二电源线耦接；
所述第二电容的一端与所述发光控制晶体管的第一极耦接，所述第二电容的另一端与所述复位晶体管的第二极耦接；
其中，所述至少一个晶体管包括：驱动晶体管和数据写入晶体管，所述其余晶体管包括：复位晶体管和发光控制晶体管；所述至少一个电容包括：第一电容，所述其余电容包括：第二电容。
可选的，所述多个晶体管中，每个晶体管均包括沿远离所述衬底的方向依次层叠的缓冲层、有源层、第一栅绝缘层、栅金属层、第二栅绝缘层、层间介定层、源漏金属层和平坦层；
并且，所述源漏金属层通过贯穿所述层间介定层、所述第二栅绝缘层和所述第一栅绝缘层的第二过孔与所述有源层搭接；
所述搭接部与所述源漏金属层位于同层。
可选的，所述至少一个晶体管中，每个晶体管的有源层的材料包括：多晶硅；每个晶体管的第一栅绝缘层的材料和第二栅绝缘层的材料包括：氮化硅或氧化硅；
所述其余晶体管中，每个晶体管的有源层的材料包括：二硫化钼；每个晶体管的第一栅绝缘层的材料和第二栅绝缘层的材料包括：氧化铝或氧化锆。
另一方面，提供了一种显示面板的制造方法，所述方法包括：
提供衬底；
在所述衬底的一侧形成多个像素，每个像素包括沿远离所述衬底的方向依次层叠的像素电路和发光元件，所述像素电路与所述发光元件耦接，并用于驱动所述发光元件发光，所述像素电路包括多个晶体管，且至少一个晶体管和除所述至少一个晶体管外的其余晶体管沿远离所述衬底的方向分两层依次层叠；
在所述至少一个晶体管和所述其余晶体管之间形成绝缘屏蔽层；
形成贯穿所述绝缘屏蔽层的第一过孔；
在所述第一过孔内形成搭接部，所述搭接部用于通过所述第一过孔将每个像素中位于所述绝缘屏蔽层不同侧且需电连接的各部分搭接。
又一方面，提供了一种显示装置，所述显示装置包括：供电组件，以及如上述一方面所述的显示面板；
其中，所述供电组件与所述显示面板耦接，并用于为所述显示面板供电。
综上所述，本公开实施例提供的技术方案带来的有益效果至少可以包括：
提供了一种显示面板及其制造方法、显示装置。该显示面板中，位于衬底一侧的每个像素包括像素电路和发光元件，像素电路包括多个晶体管。其中，至少一个晶体管和除至少一个晶体管外的其余晶体管沿远离衬底的方向分两层依次层叠，且显示面板还包括具有过孔的绝缘屏蔽层。至少一个晶体管和其余晶体管分别位于绝缘屏蔽层两侧堆叠设置，并能够通过位于该过孔内的搭接部实现搭接。如此，可以在确保像素中各部分之间有效耦接，像素正常点亮的同时，还减小每个像素占用衬底的面积，进而使得衬底上能够设置较多数量的像素，有利于显示面板的高分辨率设计。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种显示面板的结构示意图；
图2是本公开实施例提供的另一种显示面板的结构示意图；
图3是本公开实施例提供的又一种显示面板的结构示意图；
图4是本公开实施例提供的一种像素电路的结构示意图；
图5是本公开实施例提供的一种像素电路所耦接的信号线的时序图；
图6是本公开实施例提供又一种显示面板的结构示意图；
图7是图6所示结构的部分示意图；
图8是本公开实施例提供一种显示面板的制造方法流程图；
图9是本公开实施例提供的一种显示装置的结构示意图。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
在现有制备工艺基础上，研究人员发现，在进行高分辨率，即高PPI(pixels perinch，每英寸的像素数量)技术开发时，单层晶体管布局方式已越来越无法满足市场对于分辨率的需求，为此，叠层晶体管布局方式逐渐成为开发高PPI技术的一个重要方向。图1是本公开实施例提供的一种显示面板的结构示意图，该显示面板采用了叠层晶体管布局方式。如图1所示，该显示面板包括：
衬底01。
位于衬底01一侧的多个像素02。
在图1基础上，图2示出了本公开实施例提供的一种显示面板的部分截面图。结合图1和图2可以看出，每个像素02包括沿远离衬底01的方向依次层叠的像素电路021和发光元件022。该像素电路021与发光元件022耦接(即，电连接)，并用于驱动发光元件022发光。如，该像素电路021可以向发光元件022传输驱动信号(如，驱动电流)，从而驱动发光元件022发光。
其中，该像素电路021包括多个晶体管T1，且其中至少一个晶体管T1和除至少一个晶体管T1外的其余晶体管T1可以沿远离衬底01的方向分两层依次层叠。即，至少一个晶体管T1和其余晶体管T1在衬底01的一侧堆叠设置。
再继续参考图2，本公开实施例记载的显示面板还包括：位于至少一个晶体管T1和其余晶体管T1之间的绝缘屏蔽层03。即，至少一个晶体管T1和其余晶体管T1不仅堆叠设置，且分别位于绝缘屏蔽层03靠近衬底01的一侧和绝缘屏蔽层03远离衬底01的一侧。
其中，该绝缘屏蔽层03在衬底01上的正投影与任一晶体管T1在衬底01上的正投影交叠。该绝缘屏蔽层03能够用于接收屏蔽信号，并基于该屏蔽信号有效隔绝位于不同层的至少一个晶体管T1和其余晶体管T1之间的电磁干扰。可选的，该屏蔽信号可以为来自地端GND的信号。此外，该绝缘屏蔽层03还能够用于对位于其两侧的导电层进行可靠绝缘。
再继续参考图2，本公开实施例记载的显示面板还包括：贯穿该绝缘屏蔽层03的第一过孔K1和位于该第一过孔K1内的搭接部B0。该搭接部B0用于通过该第一过孔K1将每个像素02中位于绝缘屏蔽层03不同侧且需电连接的各部分搭接。如，假设多个晶体管T1中，需要与发光元件022直接耦接的驱动晶体管位于绝缘屏蔽层03靠近衬底01的一侧，则结合图2位置关系可知，此时，该驱动晶体管可以通过位于第一过孔K1内的搭接部B0，与位于绝缘屏蔽层03远离衬底01一侧的发光元件022可靠耦接，确保像素02能够可靠发光。
综上所述，本公开实施例提供了一种显示面板。该显示面板中，位于衬底一侧的每个像素包括像素电路和发光元件，像素电路包括多个晶体管。其中，至少一个晶体管和除至少一个晶体管外的其余晶体管沿远离衬底的方向分两层依次层叠，且显示面板还包括具有过孔的绝缘屏蔽层。至少一个晶体管和其余晶体管分别位于绝缘屏蔽层两侧堆叠设置，并能够通过位于该过孔内的搭接部实现搭接。如此，可以在确保像素中各部分之间有效耦接，像素正常点亮的同时，还减小每个像素占用衬底的面积，进而使得衬底上能够设置较多数量的像素，有利于显示面板的高分辨率设计。
可选的，图3是本公开实施例提供的又一种显示面板的结构示意图。如图3所示，该绝缘屏蔽层03可以包括：沿远离衬底01的方向依次层叠的屏蔽层031和绝缘层032。相应的，该第一过孔K1可以包括相互连通，且分别贯穿绝缘层032的第一子过孔K11和贯穿屏蔽层032的第二子过孔K12。
其中，该屏蔽层031的厚度可以小于绝缘层032的厚度，第二子过孔K12的孔径可以大于第一子过孔K11的孔径，第二子过孔K12的孔径大于搭接部B0的宽度，并且第二子过孔K12的任一侧与搭接部B0均不接触。此处，厚度方向可以为垂直于衬底01的方向，宽度方向可以为平行于衬底01的承载面的方向。如此，可以在避免显示面板的厚度较大的基础上，还有效避免搭接部B0对电磁干扰的隔绝造成影响，即可以确保屏蔽层031对电磁干扰的有效隔绝。
结合上述实施例，其中，可以是由屏蔽层031接收屏蔽信号，并基于该屏蔽信号有效隔绝位于不同层的至少一个晶体管T1和其余晶体管T1之间的电磁干扰。可以是由绝缘层032实现相邻导电层之间的有效绝缘。即，屏蔽层031可以与屏蔽电源端耦接，以接收屏蔽电源端提供的屏蔽信号。
示例的，如上述实施例记载，屏蔽电源端可以为地端GND，屏蔽信号可以为来自地端GND的信号。当然，在一些其他实施例中，屏蔽电源端还可以为电源端VDD，相应的，屏蔽信号可以为来自电源端VDD的信号。可选的，无论是地端GND还是电源端VDD，其均可以来自主机端。
可选的，在本公开实施例中，屏蔽层031在衬底01上的正投影可以呈网状。网状也可以理解为具有多个网格的形状。该呈网状的部分密度可以足够大(即，网格数量较多且较密集)，以确保对电磁干扰的有效隔绝。当然，在一些其他实施例中，屏蔽层031在衬底01上的正投影也可以呈其他形状，且为实心整层形成于衬底01一侧。如矩形、梯形、圆形或椭圆形。或者，也可以根据需要隔绝电磁干扰膜层做专门的屏蔽形状。需要说明的是，以上对屏蔽层031形状的限定可以是指屏蔽层031中位于第二子过孔K12外的其他部分的形状。
可选的，在本公开实施例中，屏蔽层031的材料可以包括：金属材料或透明导电材料。如，金属材料可以为金属钼(Mo)。透明导电材料可以为氧化铟锡(Indium tin oxide，ITO)。绝缘层032的材料可以包括：氮化硅(SiNx)或氧化硅(SiOx)。此处，材料仅是示意性说明，不对本公开实施例进行限定。
可选的，本公开实施例记载的像素电路021还可以包括：多个电容。且其中至少一个电容和除至少一个电容外的其余电容可以沿远离衬底01的方向分两层依次层叠，并分别位于绝缘屏蔽层03靠近衬底01的一侧和绝缘屏蔽层03远离衬底01的一侧。即，像素电路021包括的多个电容也可以堆叠设置，且被绝缘屏蔽层03有效隔绝于不同侧。如此，可以进一步减少像素占用衬底01的面积，使得衬底01上可以设置足够多的像素，从而提高PPI。当然，在一些其他实施例中，像素电路021也可以仅包括1个电容，此时即无需堆叠设置。
可选的，图4是本公开实施例提供的一种像素电路的结构示意图。如图4所示，该像素电路021中的多个晶体管T1可以包括：数据写入晶体管T11、复位晶体管T12、发光控制晶体管T13和驱动晶体管T14。该像素电路021中的多个电容可以包括：第一电容C1和第二电容C2。
其中，该数据写入晶体管T11的栅极可以与栅线Gate耦接，该数据写入晶体管T11的第一极可以与数据线Data耦接，该数据写入晶体管T11的第二极可以与驱动晶体管T14的栅极耦接。
示例的，结合上述连接方式可知，该数据写入晶体管T11可以响应于栅线Gate提供的栅极驱动信号，控制数据线Data与驱动晶体管T14的栅极之间的通断，以控制数据线Data向驱动晶体管T14的栅极提供数据信号。
该复位晶体管T12的栅极可以与复位信号线Rst耦接，该复位晶体管T12的第一极可以与复位电源线Vinit耦接，该复位晶体管T12的第二极可以与发光元件022的第一极耦接。
示例的，结合上述连接方式可知，该复位晶体管T12可以响应于复位信号线Rst提供的复位信号，控制复位电源线Vinit与发光元件022的第一极之间的通断，以控制复位电源线Vinit向发光元件022的第一极提供复位电源信号。
该发光控制晶体管T13的栅极可以与发光控制线EM耦接，该发光控制晶体管T13的第一极可以与第一电源线ELVDD耦接，该发光控制晶体管T13的第二极可以与驱动晶体管T14的第一极耦接。
示例的，结合上述连接方式可知，该发光控制晶体管T13可以响应于发光控制线EM提供的发光控制信号，控制第一电源线ELVDD与驱动晶体管T14的第一极之间的通断，以控制第一电源线ELVDD向驱动晶体管T14的第一极提供第一电源信号。
该第一电容C1的一端可以与驱动晶体管T14的栅极耦接，该第一电容C1的另一端可以与驱动晶体管T14的第二极耦接。
示例的，结合上述连接方式可知，该第一电容C1可以用于灵活调节驱动晶体管T14的栅极和第二极的电位。
该第二电容C2的一端可以与发光控制晶体管T13的第一极耦接，该第二电容C2的另一端可以与复位晶体管T12的第二极耦接。
示例的，结合上述连接方式可知，该第二电容C2可以用于灵活调节发光控制晶体管T13的第一极复位晶体管T12的第二极的电位。
该驱动晶体管T14的第二极还可以与发光元件022的第一极耦接，该发光元件022的第二极可以与第二电源线ELVSS耦接。
示例的，结合上述连接方式可知，该驱动晶体管T14可以基于其栅极接收到的信号和第一极接收到的信号，经第二极向发光元件022的第一极传输驱动信号，如驱动电流。该发光元件022可以基于其第一极接收到的驱动信号和第二极接收到的第二电源线ELVSS提供的第二电源信号发光。如，可以在该驱动信号和第二电源信号的压差作用下发光。
可选的，发光元件022的第一极和第二极中，一极可以为阳极，另一极可以为阴极。如，图4示出的结构中，发光元件022的第一极为阳极，发光元件022的第二极为阴极。第一电源信号的电位可以为高电位，第二电源信号的电位可以为低电位。即，第一电源信号的电位大于第二电源信号的电位。
需要说明的是，上述晶体管均可以为场效应管或其他特性相同的器件，根据在电路中的作用本公开的实施例所采用的晶体管主要为开关晶体管。且，晶体管可以为薄膜晶体管(thin film transistor，TFT)。晶体管的第一极和第二极中，一极可以称为源极，另一极可以称为漏极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为第一极、信号输出端为第二极。此外，本公开实施例所采用的晶体管可以包括P型晶体管和N型晶体管中的任一种。对于P型晶体管而言，第一电位(即，有效电位)相对于第二电位(即，无效电位)可以为低电位，即P型晶体管在栅极的电位为低电位时导通，在栅极的电位为高电位时截止。对于N型晶体管而言，第一电位(即，有效电位)相对于第二电位(即，无效电位)可以为高电位，即N型晶体管在栅极的电位为高电位时导通，在栅极的电位为低电位时截止。此外，本公开各个实施例中的多个信号都对应有有效电位和无效电位，有效电位和无效电位仅代表该信号的电位有2个状态量，不代表具有特定的数值。本公开实施例以各个晶体管均为N型晶体管说明。本公开实施例记载的像素电路除了可以为图4所示的4T2C(即，包括4个晶体管和2个电容)结构外，还可以为其他结构，如6T2C结构。
以图4所示像素电路，且像素电路中各个晶体管均为N型晶体管，即第一电位为高电位，第二电位为低电位为例，对本公开实施例记载的像素电路的工作原理介绍如下：
图5是本公开实施例提供的一种像素电路所耦接信号线提供的信号时序图。参考图5可以看出，点亮发光元件022的整个过程可以划分为四个阶段：t1、t2、t3和t4。
其中，在阶段t1，复位信号线Rst提供的复位信号和栅线Gate提供的栅极驱动信号的电位可以均为第一电位，即高电位。除此之外，发光控制线EM提供的发光控制信号的电位可以为第二电位，即低电位。并且，此时，数据线Data提供的数据信号的电位为低电位，标识为参考信号Vref。相应的，数据写入晶体管T11和复位晶体管T12均开启，发光控制晶体管T13关断。数据线Data提供的低电位的参考信号Vref可以经开启的数据写入晶体管T11传输至驱动晶体管T14的栅极，实现对驱动晶体管T14的栅极的降噪，进而驱动晶体管T14也关断。复位电源线Vinit提供的低电位的复位电源信号可以经开启的复位晶体管T12传输至发光元件022的第一极，实现对发光元件022的第一极的复位。因驱动晶体管T14的第二极与发光元件022的第一极耦接，故也可以认为是实现对驱动晶体管T14的第二极的复位。相应的，阶段t1也可以称为复位阶段。
在阶段t2，复位信号线Rst提供的复位信号的电位可以为第二电位，即低电位。除此之外，发光控制线EM提供的发光控制信号的电位和栅线Gate提供的栅极驱动信号的电位可以均为第一电位，即高电位。并且，此时，数据线Data提供的数据信号的电位依然为低电位，标识为参考信号Vref。相应的，数据写入晶体管T11和发光控制晶体管T13均开启，复位晶体管T12关断。数据线Data提供的低电位的参考信号Vref可以继续经开启的数据写入晶体管T11传输至驱动晶体管T14的栅极，实现对驱动晶体管T14的栅极的降噪，进而驱动晶体管T14也关断。第一电源线ELVDD提供的第一电源信号经开启的发光控制晶体管T13传输至驱动晶体管T14的第一极。相应的，阶段t1也可以称为预充电阶段。
在阶段t3，复位信号线Rst提供的复位信号的电位和发光控制线EM提供的发光控制信号的电位可以均为第二电位，即低电位。除此之外，栅线Gate提供的栅极驱动信号的电位可以为第一电位，即高电位。并且，此时，数据线Data提供的数据信号的电位为高电位，标识为数据信号Vdata。相应的，数据写入晶体管T11开启，复位晶体管T12和发光控制晶体管T13均关断。数据线Data提供的高电位的数据信号Vdata可以经开启的数据写入晶体管T11传输至驱动晶体管T14的栅极，实现对驱动晶体管T14的栅极的充电，进而驱动晶体管T14开启。相应的，阶段t3也可以称为数据写入阶段。
在阶段t4，复位信号线Rst提供的复位信号的电位和栅线Gate提供的栅极驱动信号的电位可以均为第二电位，即低电位。除此之外，发光控制线EM提供的发光控制信号的电位可以为第一电位，即高电位。并且，此时，数据线Data提供的数据信号的电位为低电位，标识为参考信号Vref。相应的，数据写入晶体管T11和复位晶体管T12均关断，发光控制晶体管T13开启。并且，在第一电容C1的存储作用下，驱动晶体管T14的栅极保持上一阶段的高电位，驱动晶体管T14开启。进而，第一电源线ELVDD提供的第一电源信号经开启的发光控制晶体管T13传输至驱动晶体管T14的第一极。驱动晶体管T14可以基于其栅极的电位和第一极的电位，向第二极传输驱动信号，从而点亮发光元件022。即，第一电源线ELVDD和第二电源线ELVSS之间可以形成串联通路，像素02发光。相应的，阶段t4也可以称为发光阶段。在上述各阶段中，第一电容C1和第二电容C2均可以通过存储作用和耦合作用，灵活调节所耦接的各点处电位。
本公开实施例采用图4所示的像素电路021结构简单，晶体管的开关速度较快，进而可以确保刷新率较高，显示效果较好。
在图4所示结构基础上，结合图6所示的再一种显示面板的结构示意图可知，本公开上述实施例记载的至少一个晶体管T1可以包括：驱动晶体管T14和数据写入晶体管T11，其余晶体管T1可以包括：复位晶体管T12和发光控制晶体管T13。至少一个电容C1可以包括：第一电容C1，其余电容C1可以包括：第二电容C2。需要说明的是，图6中仅示意性示出位于屏蔽层031靠近衬底01一侧的驱动晶体管T14和位于屏蔽层031远离衬底01一侧的复位晶体管T12。
即，对于4T2C的像素电路结构而言，层叠设置且位于屏蔽层031靠近衬底01一侧的晶体管可以包括驱动晶体管T14和数据写入晶体管T11，位于屏蔽层031靠近衬底01一侧的电容可以包括第一电容C1；位于屏蔽层031远离衬底01一侧的晶体管可以包括复位晶体管T12和发光控制晶体管T13，位于屏蔽层031靠近衬底01一侧的电容可以包括第二电容C2。换言之，对于4T2C的像素电路结构而言，可以将4T划分为2T+2T，并分别设置于屏蔽层031的不同层完成堆叠；同理，可以将2C划分为1C+1C，并分别设置于屏蔽层031的不同层完成堆叠。对于屏蔽层031的任一侧而言，均平均设置有2T1C，即2个晶体管和1个电容。如此，可以进一步使得各晶体管和各电容平均分布，减少像素02所占用衬底01的面积，使得衬底01上能够布局足够多的像素02，提高PPI。
此外，在本公开实施例中，可以将4T2C中，除驱动晶体管(drive TFT，DTFT)T14之外的其他晶体管称为开关晶体管(switch TFT，STFT)。图6堆叠布局可以认为是1个DTFT和1个STFT位于一侧，另外2个TFT位于另一侧。因越远离衬底01，受工艺影响，器件性能可能越易受影响，信赖性较差，故通过设置驱动晶体管T14位于屏蔽层031靠近衬底01的一侧，即靠近衬底01设置，可以确保驱动晶体管T14的性能较好，器件信赖性较好，进而确保对发光元件022的可靠驱动。图6所示实施例中，位于屏蔽层031靠近衬底01一侧的STFT为数据写入晶体管T11。当然，在一些其他实施例中，位于屏蔽层031靠近衬底01一侧的STFT还可以为复位晶体管T12或发光控制晶体管T13。
当然，在一些其他实施例中，针对4T2C结构的像素电路021而言，还可以设置仅1个DTFT位于屏蔽层031靠近衬底01的一侧，其余3个STFT均位于屏蔽层031远离衬底01的一侧。或者，设置1个DTFT和2个STFT位于屏蔽层031靠近衬底01的一侧，剩余的1个STFT单独位于屏蔽层031远离衬底01的一侧。当然，驱动晶体管DTFT也不限于位于屏蔽层031靠近衬底01的一侧。
再继续参考图6可以看出，本公开实施例记载的多个晶体管T1中，每个晶体管T1均可以包括沿远离衬底01的方向依次层叠的缓冲(buffer)层B1、有源(poly)层P1、第一栅绝缘(gate insulator，GI)层GI1、栅(gate)金属层G1、第二栅绝缘层GI2、层间介定(interlayer dielectric，ILD)层ILD、源漏(source&drain，SD)金属层SD和平坦(planarizer，PLN)层PLN。
为区别位于屏蔽层031不同侧的晶体管，图6中将位于屏蔽层031靠近衬底01一侧的晶体管中，缓冲层B1标识为：B1-1，有源层P1标识为：P1-1，第一栅绝缘层GI1标识为GI1-1，第二栅绝缘层GI2标识为GI2-1，层间介定层ILD标识为ILD-1，源漏金属层SD标识为SD1-1，平坦层PLN标识为PLN-1。将位于屏蔽层031远离衬底01一侧的晶体管中，缓冲层B1标识为：B1-2，该缓冲层B1也可以称为up buffer。有源层P1标识为：P1-2第一栅绝缘层GI1标识为GI1-2，第二栅绝缘层GI2标识为GI2-2，层间介定层ILD标识为ILD-2，源漏金属层SD标识为SD1-3，平坦层PLN标识为PLN-2。
可选的，参考图6还可以看出，源漏金属层SD可以包括间隔设置的源极金属层和漏极金属层。栅金属层可以位于源极金属层和漏极金属层之间。以及，位于屏蔽层031靠近衬底01一侧的晶体管(此处是指驱动晶体管T14)还可以包括：位于第二栅绝缘层GI2-1与层间介定层ILD-1之间的另一栅金属层G2。对于包括两层栅金属层的晶体管也可以称为双栅晶体管，对于仅包括一层栅金属层的晶体管也可以称为单栅晶体管。当然，在一些其他实施例中，像素电路021包括的任一晶体管均可以为双栅晶体管。
此外，参考图6还可以看出，任一晶体管包括的源漏金属层SD均可以通过贯穿层间介定层ILD、第二栅绝缘层GI2和第一栅绝缘层GI1的第二过孔K2与有源层P1搭接。如，参考图6，对于位于屏蔽层031靠近衬底01一侧的晶体管而言，其源漏金属层SD1-1通过贯穿层间介定层ILD-1、第二栅绝缘层GI2-1和第一栅绝缘层GI1-1的第二过孔K2与有源层P1-1搭接。对于位于屏蔽层031远离衬底01一侧的晶体管而言，其源漏金属层SD1-3通过贯穿层间介定层ILD-2、第二栅绝缘层GI2-2和第一栅绝缘层GI1-2的第二过孔K2与有源层P1-2搭接。
此外，上述实施例记载的搭接部B0可以与源漏金属层SD位于同层。如，参考图6，发光元件022的阳极(anode，AND)可以通过贯穿平坦层PLN-2、层间介定层ILD-2、第二栅绝缘层GI2-2、第一栅绝缘层GI1-2、缓冲层B1-2、绝缘层032、屏蔽层031、平坦层PLN-1的过孔与位于屏蔽层031靠近衬底01一侧的驱动晶体管T14的源漏金属层SD1-1耦接。其中，为实现该耦接，在绝缘层032与缓冲层B1-2之间还设置有与源漏金属层SD位于同层的源漏金属层SD1-2，以确保耦接可靠性。当然，在一些实施例中，也可以不设置该源漏金属层SD1-2，发光元件022的阳极可以通过与源漏金属层SD1-3和源漏金属层SD1-1位于同层的金属层直接与驱动晶体管T14的源漏金属层SD1-1耦接。
需要说明的是，位于同层可以是指采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺对该膜层图案化所形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的。即，位于“同层”的多个元件、部件、结构和/或部分由相同的材料构成，并通过同一次构图工艺形成。如此，可以节省制造工艺和制造成本，并且可以加快制造效率。
继续参考图6还可以看出，发光元件022除了可以包括阳极AND外，还可以包括位于阳极AND远离衬底01一侧且依次层叠的发光层EL和阴极(图中未示出)。此外，显示面板还可以包括：位于阳极AND远离衬底01一侧的像素界定层(pixel definition layer，PDL)和支撑层PS。
在图6基础上，图7还示出了一种仅包括平坦层PLN-1、屏蔽层031和绝缘层032的截面图。参考图7可以进一步看出，第一过孔K1贯穿屏蔽层031的部分的孔径较大，远大于经过孔处于该部分的源漏金属层SD1-2的宽度，如此，结合上述实施例记载，不仅预留了足够的工艺误差(margin)，而且避免源漏金属层SD1-2上电信号对电磁干扰隔绝的影响，即确保了对电磁干扰的有效隔绝。可选的，在本公开实施例中，位于绝缘屏蔽层03靠近衬底01一侧的至少一个晶体管T1中，每个晶体管T1的有源层P1-1的材料可以包括：多晶硅(si)。如，可以为图6所示的低温多晶硅(low temperature poly-silicon，LTPS)材料。而位于绝缘屏蔽层03远离衬底01一侧的其余晶体管T1中，每个晶体管T1的有源层P1-2的材料可以包括：二硫化钼(MoS2)，可以为二维器件。此外，有源层P1-1的厚度可以位于20纳米(nm)至80nm之间，如可以为50nm。有源层P1-2的厚度可以位于5nm至200nm之间，如可以为100nm。有源层的材料选择，是考虑到位于绝缘屏蔽层03远离衬底01一侧的上层，受工艺影响，在低温中很难有较好的特性。如此，即可以提高整体器件的信赖性。
可选的，在本公开实施例中，位于绝缘屏蔽层03靠近衬底01一侧的至少一个晶体管T1中，每个晶体管T1的第一栅绝缘层GI1-1的材料和第二栅绝缘层GI2-1的材料均可以包括：氮化硅SiNx或氧化硅SiOx。而位于绝缘屏蔽层03远离衬底01一侧的其余晶体管T1中，每个晶体管T1的有源层的材料包括：二硫化钼。每个晶体管T1的第一栅绝缘层GI1-2的材料和第二栅绝缘层GI2-2的材料均可以包括：氧化铝Al2O3或氧化锆，此类材料可以认为是高介电系数材料。此外，第一栅绝缘层GI1-1的厚度和第二栅绝缘层GI2-1的厚度可以位于50至200nm之间，如可以为100nm。第一栅绝缘层GI1-2的厚度和第二栅绝缘层GI2-2的厚度可以为20nm至100nm，如可以为50nm。栅绝缘层的材料选择，是考虑到上层受工艺影响，绝缘性能较差，故设置高介电系数材料，以确保有效绝缘。此外，厚度设置主要是受材料和工艺影响。
除此之外，在本公开实施例中，无论是上层还是下层，各晶体管中缓冲层B1的材料可以均包括：氮化硅SiNx或氧化硅SiOx，缓冲层B1的厚度可以位于200nm至400nm之间。如，可以为300nm。当然，上层的缓冲层B1-2的厚度允许范围可以更大一些，可以扩大至200nm至2000nm之间。各晶体管中栅金属层的材料可以包括：金属钼Mo，或者钛铝钛(Ti Al Ti)。因下层一般较耐高温，故偏向使用金属钼Mo材料。栅金属层的厚度可以位于50nm至1000nm之间，如可以为500nm。各晶体管中层间介定层ILD的厚度可以位于400nm至800nm之间，如可以为500nm。平坦层PLN的厚度可以位于500nm至5000nm之间，如可以为800nm.源漏金属层SD的厚度可以位于400nm至1500nm之间，如可以为1000nm。
此外，结合图6还可以看出，显示面板还可以包括位于发光层EL远离衬底01一侧的封装层，该封装层可以为薄膜封装层(thin film encapsulation，TFE)。
综上所述，本公开实施例提供了一种显示面板。该显示面板中，位于衬底一侧的每个像素包括像素电路和发光元件，像素电路包括多个晶体管。其中，至少一个晶体管和除至少一个晶体管外的其余晶体管沿远离衬底的方向分两层依次层叠，且显示面板还包括具有过孔的绝缘屏蔽层。至少一个晶体管和其余晶体管分别位于绝缘屏蔽层两侧堆叠设置，并能够通过位于该过孔内的搭接部实现搭接。如此，可以在确保像素中各部分之间有效耦接，像素正常点亮的同时，还减小每个像素占用衬底的面积，进而使得衬底上能够设置较多数量的像素，有利于显示面板的高分辨率设计。
图8是本公开实施例提供的一种显示面板的制造方法，该方法可以用于制造如上述附图所示的显示面板。如图8所示，该方法包括：
步骤801、提供衬底。
可选的，在本公开实施例中，结合图1，提供的衬底01可以为玻璃基板或柔性基板。柔性基板的材料可以为聚酰亚胺类的柔性材料。
步骤802、在衬底的一侧形成多个像素。
其中，结合图1和图2可以看出，形成的每个像素02可以包括沿远离衬底01的方向依次层叠的像素电路021和发光元件022，像素电路021与发光元件022耦接，并用于驱动发光元件022发光。此外，像素电路021包括多个晶体管T1，且至少一个晶体管T1和除至少一个晶体管T1外的其余晶体管T1可以沿远离衬底01的方向分两层依次层叠。即，多个晶体管T1可以分两层堆叠设置。如此，可以减少像素02占用衬底01的面积，利于显示面板的高分辨率设计。
可选的，可以采用构图工艺形成多个像素，构图工艺可以包括：涂胶、曝光、显影和刻蚀等步骤。
步骤803、在至少一个晶体管和其余晶体管之间形成绝缘屏蔽层。
可选的，继续结合图2可以看出，在可以采用构图工艺形成绝缘屏蔽层03。并且，结合上述实施例可知，形成的绝缘屏蔽层03可以用于有效隔绝至少一个晶体管T1和其余晶体管T1之间的电磁干扰，且可以对相邻两层导电层之间进行有效绝缘。
步骤804、形成贯穿绝缘屏蔽层的第一过孔。
步骤805、在第一过孔内形成搭接部。
可选的，继续结合图2可以看出，在形成绝缘屏蔽层03后，可以在绝缘屏蔽层03上开设贯穿绝缘屏蔽层03的第一过孔K1，并于第一过孔K1内形成搭接部B0。该搭接部B0可以用于通过第一过孔K1将每个像素02中位于绝缘屏蔽层03不同侧且需电连接的各部分搭接，以在有效隔绝电磁干扰和绝缘的同时，还确保像素02能够正常被点亮。
可选的，结合上述图3至图6，对整个工艺过程进行如下介绍：
首先，可以在衬底01上沉积氮化硅SiNx或氧化硅SiOx形成缓冲层B1-1，再沉积无定形硅材料，并对该无定形硅材料进行激光退火处理，形成材料为多晶硅的有源层P1-1，并再对其进行图案化处理，得到所需图案。
其次，可以在有源层P1-1远离衬底01的一侧依次形成第一栅绝缘层GI1-1、栅金属层G1-1、第二栅绝缘层GI2-1、栅金属层G2和层间介定层ILD-1。
然后，可以在层间介定层ILD-1远离衬底01的一侧形成源漏金属层SD1-1，并设置源漏金属层SD1-1与有源层P1-1搭接。至此，即形成了位于绝缘屏蔽层03靠近衬底01一侧的LTPS TFT。
接着，可以在源漏金属层SD1-1远离衬底01的一侧形成平坦层PLN-1，以对靠近衬底01一侧的各膜层进行平坦化处理，便于后续工艺制备。
再然后，可以在平坦层PLN-1远离衬底01的一侧依次形成屏蔽层031和绝缘层032，得到绝缘屏蔽层03。其中，在形成屏蔽层031后，可以对屏蔽层031进行开孔处理形成第二子过孔K12，且形成的绝缘层032也具有贯穿绝缘层032的第一子过孔K11，第一子过孔K11与第二子过孔K12可以相互连通，得到第一过孔K1。
再接着，可以在绝缘层032远离衬底01的一侧形成缓冲层B1-2。
再接着，可以在缓冲层B1-2远离衬底01的一侧形成材料为二硫化钼MoS2的有源层P1-2。
再接着，可以在有源层P1-2远离衬底01的一侧依次形成第一栅绝缘层GI1-2、栅金属层G1-2、第二栅绝缘层GI2-2和层间介定层ILD-2。此处，第一栅绝缘层GI1-2的材料和第二栅绝缘层GI2-2的材料可以为高介电系数材料。
再接着，可以在层间介定层ILD-2远离衬底01的一侧形成源漏金属层SD1-3，并设置源漏金属层SD1-3与有源层P1-2搭接。至此，即形成了位于绝缘屏蔽层03远离衬底01一侧的MoS2 TFT。
最后，可以在源漏金属层SD1-3远离衬底01的一侧形成平坦层PLN-2，以对靠近衬底01一侧的各膜层进行平坦化处理，便于后续工艺制备。并在平坦层PLN-2远离衬底01的一侧形成阳极ANS、发光层EL、像素界定层PDL、支撑层PS和封装层TFE等膜层，从而完成器件的制作。
结合图6还可以看出，因驱动晶体管T14位于绝缘屏蔽层03靠近衬底01的一侧，故还需要开设贯穿平坦层PLN-2、层间介定层ILD-2、第二栅绝缘层GI2-2、第一栅绝缘层GI1-2和缓冲层B1-2的过孔，该过孔与第一过孔K1连通，以供驱动晶体管T14的源漏金属层SD1-1与阳极AND可靠搭接。
可选的，第一过孔K1包括的第一子过孔K11可以与贯穿平坦层PLN-2、层间介定层ILD-2、第二栅绝缘层GI2-2、第一栅绝缘层GI1-2和缓冲层B1-2的过孔同时开设。或者，也可以单独在形成缓冲层B1-2之前即开设。
综上所述，本公开实施例提供了一种显示面板的制造方法。该方法制造得到的显示面板中，位于衬底一侧的每个像素包括像素电路和发光元件，像素电路包括多个晶体管。其中，至少一个晶体管和除至少一个晶体管外的其余晶体管沿远离衬底的方向分两层依次层叠，且显示面板还包括具有过孔的绝缘屏蔽层。至少一个晶体管和其余晶体管分别位于绝缘屏蔽层两侧堆叠设置，并能够通过位于该过孔内的搭接部实现搭接。如此，可以在确保像素中各部分之间有效耦接，像素正常点亮的同时，还减小每个像素占用衬底的面积，进而使得衬底上能够设置较多数量的像素，有利于显示面板的高分辨率设计。
图9是本公开实施例提供的一种显示装置的结构示意图。如图9所示，该显示装置包括：供电组件J1，以及如上述附图所示的显示面板00。
其中，该供电组件J1可以与显示面板00耦接，并用于为显示面板00供电。
可选的，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪或透明显示产品等任何具有显示功能的产品或部件。
需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间惟一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
以及，本公开实施方式部分使用的术语仅用于对本公开的实施例进行解释，而非旨在限定本公开。除非另作定义，本公开的实施方式使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。
如，在本公开实施例中，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。
同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。
“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。
“上”、“下”、“左”或者“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种显示面板，其特征在于，所述显示面板包括：
衬底；
位于所述衬底一侧的多个像素，每个像素包括沿远离所述衬底的方向依次层叠的像素电路和发光元件，所述像素电路与所述发光元件耦接，并用于驱动所述发光元件发光，所述像素电路包括多个晶体管，且至少一个晶体管和除所述至少一个晶体管外的其余晶体管沿远离所述衬底的方向分两层依次层叠；
位于所述至少一个晶体管和所述其余晶体管之间的绝缘屏蔽层；
贯穿所述绝缘屏蔽层的第一过孔；
以及，位于所述第一过孔内的搭接部，所述搭接部用于通过所述第一过孔将每个像素中位于所述绝缘屏蔽层不同侧且需电连接的各部分搭接。
2.根据权利要求1所述的显示面板，其特征在于，所述绝缘屏蔽层包括：沿远离所述衬底的方向依次层叠的屏蔽层和绝缘层，所述第一过孔包括相互连通，且分别贯穿所述绝缘层的第一子过孔和贯穿所述屏蔽层的第二子过孔；
其中，所述屏蔽层的厚度小于所述绝缘层的厚度，所述第二子过孔的孔径大于所述第一子过孔的孔径，所述第二子过孔的孔径大于所述搭接部的宽度，并且，所述第二子过孔的任一侧与所述搭接部均不接触。
3.根据权利要求2所述的显示面板，其特征在于，所述屏蔽层在所述衬底上的正投影呈网状，且所述屏蔽层的材料包括金属材料或透明导电材料。
4.根据权利要求3所述的显示面板，其特征在于，所述金属材料包括：钼；所述透明导电材料包括：氧化铟锡。
5.根据权利要求1至4任一所述的显示面板，其特征在于，所述像素电路还包括：多个电容，且其中至少一个电容和除所述至少一个电容外的其余电容沿远离所述衬底的方向分两层依次层叠，并分别位于所述绝缘屏蔽层靠近所述衬底的一侧和所述绝缘屏蔽层远离所述衬底的一侧。
6.根据权利要求5所述的显示面板，其特征在于，所述像素电路中的多个晶体管包括：数据写入晶体管、复位晶体管、发光控制晶体管和驱动晶体管；所述像素电路中的多个电容包括：第一电容和第二电容；
所述数据写入晶体管的栅极与栅线耦接，所述数据写入晶体管的第一极与数据线耦接，所述数据写入晶体管的第二极与所述驱动晶体管的栅极耦接；
所述复位晶体管的栅极与复位信号线耦接，所述复位晶体管的第一极与复位电源线耦接，所述复位晶体管的第二极与所述发光元件的第一极耦接；
所述发光控制晶体管的栅极与发光控制线耦接，所述发光控制晶体管的第一极与第一电源线耦接，所述发光控制晶体管的第二极与所述驱动晶体管的第一极耦接；
所述第一电容的一端与所述驱动晶体管的栅极耦接，所述第一电容的另一端与所述驱动晶体管的第二极耦接，所述驱动晶体管的第二极还与所述发光元件的第一极耦接，所述发光元件的第二极与第二电源线耦接；
所述第二电容的一端与所述发光控制晶体管的第一极耦接，所述第二电容的另一端与所述复位晶体管的第二极耦接；
其中，所述至少一个晶体管包括：驱动晶体管和数据写入晶体管，所述其余晶体管包括：复位晶体管和发光控制晶体管；所述至少一个电容包括：第一电容，所述其余电容包括：第二电容。
7.根据权利要求1至4任一所述的显示面板，其特征在于，所述多个晶体管中，每个晶体管均包括沿远离所述衬底的方向依次层叠的缓冲层、有源层、第一栅绝缘层、栅金属层、第二栅绝缘层、层间介定层、源漏金属层和平坦层；
并且，所述源漏金属层通过贯穿所述层间介定层、所述第二栅绝缘层和所述第一栅绝缘层的第二过孔与所述有源层搭接；
所述搭接部与所述源漏金属层位于同层。
8.根据权利要求7所述的显示面板，其特征在于，所述至少一个晶体管中，每个晶体管的有源层的材料包括：多晶硅；每个晶体管的第一栅绝缘层的材料和第二栅绝缘层的材料包括：氮化硅或氧化硅；
所述其余晶体管中，每个晶体管的有源层的材料包括：二硫化钼；每个晶体管的第一栅绝缘层的材料和第二栅绝缘层的材料包括：氧化铝或氧化锆。
9.一种显示面板的制造方法，其特征在于，所述方法包括：
提供衬底；
在所述衬底的一侧形成多个像素，每个像素包括沿远离所述衬底的方向依次层叠的像素电路和发光元件，所述像素电路与所述发光元件耦接，并用于驱动所述发光元件发光，所述像素电路包括多个晶体管，且至少一个晶体管和除所述至少一个晶体管外的其余晶体管沿远离所述衬底的方向分两层依次层叠；
在所述至少一个晶体管和所述其余晶体管之间形成绝缘屏蔽层；
形成贯穿所述绝缘屏蔽层的第一过孔；
在所述第一过孔内形成搭接部，所述搭接部用于通过所述第一过孔将每个像素中位于所述绝缘屏蔽层不同侧且需电连接的各部分搭接。
10.一种显示装置，其特征在于，所述显示装置包括：供电组件，以及如权利要求1至8任一所述的显示面板；
其中，所述供电组件与所述显示面板耦接，并用于为所述显示面板供电。
CN202211132207.5A 2022-09-16 2022-09-16 显示面板及其制造方法、显示装置 Pending CN115566026A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211132207.5A CN115566026A (zh) 2022-09-16 2022-09-16 显示面板及其制造方法、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211132207.5A CN115566026A (zh) 2022-09-16 2022-09-16 显示面板及其制造方法、显示装置

Publications (1)

Publication Number Publication Date
CN115566026A true CN115566026A (zh) 2023-01-03

Family

ID=84741182

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211132207.5A Pending CN115566026A (zh) 2022-09-16 2022-09-16 显示面板及其制造方法、显示装置

Country Status (1)

Country Link
CN (1) CN115566026A (zh)

Similar Documents

Publication Publication Date Title
US20230021680A1 (en) Display substrate and method for manufacturing same, and display apparatus
KR102124025B1 (ko) 유기발광다이오드 표시장치 및 그 제조방법
CN109326624B (zh) 像素电路、其制造方法及显示装置
KR20170026009A (ko) 유기발광표시장치
WO2021082648A1 (zh) 一种显示基板及其制作方法、显示装置
WO2022267531A1 (zh) 显示基板及其制备方法、显示面板
CN112951892A (zh) 显示基板及其制备方法、显示装置
US20240046862A1 (en) Display panel
US11877482B2 (en) Display substrate and method for manufacturing the same, driving method and display device
CN113707704A (zh) 显示基板和显示装置
US10608072B2 (en) Transparent display panel, manufacturing method thereof, and transparent display apparatus
US20220199734A1 (en) Display panel and display device
WO2021083226A1 (zh) 一种显示基板及其制作方法、显示装置
CN114284317B (zh) 显示面板
US20220310732A1 (en) Array substrate, fabrication method thereof and display device
CN115566026A (zh) 显示面板及其制造方法、显示装置
CN113345916A (zh) 显示面板及其制备方法
US11469290B2 (en) Array substrate and manufacturing method thereof
WO2024055300A1 (zh) 一种触控层、触控基板及触控显示装置
WO2022087851A1 (zh) 阵列基板、显示装置
US20240038151A1 (en) Display panel and display device
WO2023122888A1 (zh) 显示基板及其制备方法、显示装置
US20230337496A1 (en) Display substrate, manufacturing method thereof, and display device
US20240164177A1 (en) Display device and manufacturing method of the same
EP4235790A2 (en) Display apparatus

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination