JP7473568B2 - 表示基板及び表示装置 - Google Patents

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Description

本開示は、表示技術の分野に属し、より具体的には表示基板及び表示装置を提供するものである。
有機発光ダイオード（ＯＬＥＤ）表示技術は次第に成熟していく。有機発光ダイオード表示装置の解像度をさらに高める必要があり、その結果、表示基板内の配線の微細化が進む一方で、電源線の線幅を無限に短くすることはできず、有機発光ダイオード表示装置の高解像度化の妨げとなっている。
本開示は表示基板及び表示装置を提供する。
第一態様においては、ベースと、前記ベース上に設けられた表示機能層と、を含む表示基板であって、前記表示機能層は、互いに交差する第１方向及び第２方向に配列された複数の画素駆動回路と、前記第２方向に延びる複数本の電源線と、前記第２方向に延びる複数本の補償検出線と、前記第１方向に延びる複数本のゲート線と、前記第２方向に延びる複数本のデータ線と、前記第１方向に延びる複数本の補償走査線と、を含み、前記電源線と前記補償検出線は交互に間隔をおいて設けられており、任意の隣接する１本の前記電源線と１本の前記補償検出線との間には前記第２方向に延びる２列の画素駆動回路が設けられており、前記複数の画素駆動回路のうちのいずれかの画素駆動回路において、当該画素駆動回路の電源入力端は、当該画素駆動回路に最も近い１本の前記電源線と電気的に接続されており、当該画素駆動回路の補償検出信号端は、当該画素駆動回路に最も近い１本の前記補償検出線と電気的に接続されている表示基板を提供する。
一部の実施例において、隣接する１本の前記電源線と１本の前記補償検出線との間に位置する２列の前記画素駆動回路において、前記電源線に近い列の前記画素駆動回路のうちのいずれかの前記画素駆動回路において、当該画素駆動回路の電源入力端は、当該画素駆動回路に最も近い１本の前記電源線に直接接続されており、当該画素駆動回路の補償検出信号端は、補償検出ブリッジ線を介して当該画素駆動回路に最も近い１本の前記補償検出線に接続されており、前記補償検出線に近い列の前記画素駆動回路のうちのいずれかの前記画素駆動回路において、当該画素駆動回路の電源入力端は、電源ブリッジ線を介して当該画素駆動回路に最も近い１本の前記電源線に接続されており、当該画素駆動回路の補償検出信号端は、当該画素駆動回路に最も近い１本の前記補償検出線に直接接続されている。
一部の実施例において、隣接する１本の前記電源線と１本の前記補償検出線との間に位置する２列の前記画素駆動回路に対して、当該２列の前記画素駆動回路の間には２本の前記データ線が設けられており、当該２列の前記画素駆動回路のうちのいずれかの前記画素駆動回路において、当該画素駆動回路のデータ信号入力端は、当該画素駆動回路に最も近い１本の前記データ線に接続されている。
一部の実施例において、前記表示基板は、前記ベースと前記表示機能層との間に位置し、前記電源ブリッジ線、前記補償検出ブリッジ線と同じ層に設けられた遮光パターンをさらに含み、前記電源ブリッジ線は、対応する前記電源線及び対応する前記電源入力端にビアを介して接続されており、前記補償検出ブリッジ線は、対応する補償検出線及び対応する補償検出信号端にビアを介して接続されている。
一部の実施例において、任意の隣接する２本の前記電源線は、前記第１方向に延びる第１の導電ブリッジ線を介して電気的に接続されている。
一部の実施例において、前記表示基板は、複数の発光素子をさらに含み、前記発光素子は、前記画素駆動回路と一対一で接続されており、前記ベースから離れる方向に順次に積層された第１の電極、発光層、第２の電極を含み、前記第１の導電ブリッジ線は、前記第１の電極と同じ層に設けられている。
一部の実施例において、任意の隣接する２本の前記補償検出線は、前記第１方向に延びる第２の導電ブリッジ線を介して電気的に接続されている。
一部の実施例において、前記表示基板は、複数の発光素子をさらに含み、前記発光素子は、前記画素駆動回路と一対一で接続されており、前記ベースから離れる方向に順次に積層された第１の電極、発光層、第２の電極を含み、前記第２の導電ブリッジ線は、前記第１の電極と同じ層に設けられている。
一部の実施例において、前記電源線の少なくとも一部の端部は、同一の電源バス線に接続されている。
一部の実施例において、前記電源バス線は、前記ゲート線と同じ層に設けられている。
一部の実施例において、前記画素駆動回路は、駆動トランジスタと、スイッチングトランジスタと、検出トランジスタと、蓄積容量とを含み、前記スイッチングトランジスタのゲートは、対応するゲート線に接続され、前記スイッチングトランジスタの第１の極は、対応するデータ信号入力端に接続され、前記スイッチングトランジスタの第２の極は、前記駆動トランジスタのゲートと前記蓄積容量の第１の極とに接続され、前記駆動トランジスタの第１の極は、対応する電源入力端に接続され、前記駆動トランジスタの第２の極は、前記蓄積容量の第２の極と前記検出トランジスタの第１の極とに接続され、前記検出トランジスタのゲートは、対応する補償走査線に接続され、前記検出トランジスタの第２の極は、対応する補償検出信号端に接続されている。
一部の実施例において、前記駆動トランジスタ、前記スイッチングトランジスタ、前記検出トランジスタはいずれもトップゲート型のトランジスタであり、前記蓄積容量の第１の極は、前記駆動トランジスタ、前記スイッチングトランジスタ、前記検出トランジスタの活性層と同じ層に設けられており、前記蓄積容量の第２の極は、前記遮光パターンである第１部分と、前記駆動トランジスタの第１の極と同じ層に設けられ、前記駆動トランジスタの第１の極と電気的に接続された第２部分とを含み、前記第１部分は前記第２部分と電気的に接続されている。
一部の実施例において、前記表示基板は、複数の発光素子をさらに含み、前記発光素子は、前記画素駆動回路と一対一で接続されており、前記ベースから離れる方向に順次に積層された第１の電極、発光層、第２の電極を含み、前記蓄積容量の第２の極は、前記発光素子の第１の電極と同じ層に設けられ、前記第１部分と電気的に接続された第３部分をさらに含む。
第二態様においては、本開示の第一態様における表示基板を含む表示装置を提供する。
図１は、本開示の実施例による表示基板における画素駆動回路の回路図である。 図２は、本開示の一部の実施例による表示基板の版図である。 図３は、本開示の他の一部の実施例による表示基板の版図である。 図４は、本開示の他の一部の実施例による表示基板の版図である。 図５は、本開示の他の一部の実施例による表示基板の版図である。 図６は、本開示の一部の実施例による画素駆動回路の版図である。 図７は、図６に示すレイアウトにおけるＡＡ線に沿った断面図である。
１００：ベース
ＤＲ１：第１方向
ＤＲ２：第２方向
１：画素駆動回路
ＶＤＤ：電源線
Ｓｅｎｓｅ：補償検出線
Ｖｄａｔａ：データ線
ＧＬ：ゲート線
Ｐ１：電源入力端
Ｐ２：補償検出信号端
Ｐ３：データ信号入力端
Ｔ１：駆動トランジスタ
Ｔ２：スイッチングトランジスタ
Ｔ３：検出トランジスタ
Ｃ１：蓄積容量
Ｃ２：発光素子の等価容量
Ｄ１：発光素子
ＢＲ１：電源ブリッジ線
ＢＲ２：補償検出ブリッジ線
ＢＲ３：第１の導電ブリッジ線
ＢＲ４：第２の導電ブリッジ線
ＶＤＤＢＵＳ：電源バス線
Ｖ１：第１ビア
Ｖ２：第２ビア
Ｖ３：第３ビア
Ｖ４：第４ビア
Ｖ５：第５ビア
Ｖ６：第６ビア
Ｖ７：第７ビア
Ｖ８：第８ビア
Ｖ９：第９ビア
Ｖ１０：第１０ビア
Ｔ１ｇ：駆動トランジスタのゲート
Ｃｂ１：蓄積容量の第１の極の第１部分
Ｃｂ２：蓄積容量の第１の極の第２部分
Ｃａ：蓄積容量の第２の極
Ｔ２ｇ：スイッチングトランジスタのゲート
Ｔ２ａ：スイッチングトランジスタのゲート絶縁層
Ｔ２ｂ：スイッチングトランジスタの活性層
当業者が本開示の技術案をよりよく理解できるように、以下では図面及び具体的な実施形態を組み合わせて本開示についてさらに詳細に説明する。
本開示において、２つの構造が「同じ層に設けられている」とは、両者が同一の材料層から形成されていることから、それらが積層関係において同じ層にあることをいい、ベースからの距離が等しいことを意味するものでも、ベースとの間の他の層構造と全く同一であることを意味するものでもない。
本開示において、「パターニングプロセス」とは、特定のパターンを有する構造を形成するステップであり、例えば、フォトリソグラフィプロセスが挙げられる。フォトリソグラフィプロセスは、材料層の形成、フォトレジストの塗布、露光、現像、エッチング、フォトレジストの剥離などのステップのうちの１つ以上のステップを含む。当然ながら、パターニングプロセスは、インプリンティングプロセス、インクジェット印刷プロセスなどの他のプロセスであってもよい。
図１～７を参照すると、本開示の実施例では、ベース１００と、ベース１００上に設けられた表示機能層と、を含む表示基板であって、表示機能層は、互いに交差する第１方向ＤＲ１及び第２方向ＤＲ２に配列された複数の画素駆動回路１と、第２方向ＤＲ２に延びる複数本の電源線ＶＤＤと、第２方向ＤＲ２に延びる複数本の補償検出線Ｓｅｎｓｅと、第１方向ＤＲ１に延びる複数本のゲート線ＧＬと、第２方向ＤＲ２に延びる複数本のデータ線Ｖｄａｔａと、第１方向ＤＲ１に延びる複数本の補償走査線（図示せず）と、を含み、電源線ＶＤＤと補償検出線Ｓｅｎｓｅは交互に間隔をおいて設けられており、任意の隣接する１本の電源線ＶＤＤと１本の補償検出線Ｓｅｎｓｅとの間には第２方向ＤＲ２に延びる２列の画素駆動回路１が設けられており、複数の画素駆動回路１のうちのいずれかの画素駆動回路１において、当該画素駆動回路１の電源入力端Ｐ１は、当該画素駆動回路１に最も近い１本の電源線ＶＤＤと電気的に接続されており、当該画素駆動回路１の補償検出信号端Ｐ２は、当該画素駆動回路１に最も近い１本の補償検出線Ｓｅｎｓｅと電気的に接続されている、表示基板を提供する。
当該表示基板は、具体的には、例えば、有機発光ダイオード表示基板であってもよいし、量子ドット発光ダイオード表示基板であってもよい。
図１を参照すると、一部の実施例において、画素駆動回路１は、駆動トランジスタＴ１、スイッチングトランジスタＴ２、検出トランジスタＴ３及び蓄積容量Ｃ１を含み、スイッチングトランジスタＴ２のゲートは対応するゲート線ＧＬに接続され、スイッチングトランジスタＴ２の第１の極は対応するデータ信号入力端Ｐ３に接続され、スイッチングトランジスタＴ２の第２の極は駆動トランジスタＴ１のゲート及び蓄積容量Ｃ１の第１の極に接続され、駆動トランジスタＴ１の第１の極は対応する電源入力端Ｐ１に接続され、駆動トランジスタＴ１の第２の極は蓄積容量Ｃ１の第２の極及び検出トランジスタＴ３の第１の極に接続され、検出トランジスタＴ３のゲートは対応する補償走査線に接続され、検出トランジスタＴ３の第２の極は対応する補償検出信号端Ｐ２に接続される。
図１を参照すると、発光素子Ｄ１は、例えば有機発光ダイオード又は量子ドット発光ダイオードであり、その等価容量は、容量Ｃ２と表記される。
他の一部の実施例において、画素駆動回路１は、より多くのトランジスタをさらに含んでもよい。例えば、発光素子Ｄ１が点灯するか否かを制御するために、電源入力端Ｐ１と駆動トランジスタＴ１の第１の極との間には発光制御トランジスタ（図示せず）が直列に接続されている。
第１方向ＤＲ１は例えば行方向であり、第２方向ＤＲ２は例えば列方向である。以下ではいずれもこれを例に説明する。
例えば、各ゲート線ＧＬは、１行の画素駆動回路１におけるスイッチングトランジスタＴ２のゲートとそれぞれ電気的に接続され、各データ線Ｖｄａｔａは、１列の画素駆動回路１におけるスイッチングトランジスタＴ２の第１の極とそれぞれ電気的に接続され、ゲート線ＧＬに有効電圧が印加されると、当該行の画素駆動回路１におけるスイッチングトランジスタＴ２がオンになり、各データ線Ｖｄａｔａは、当該行の画素回路における対応する駆動トランジスタＴ１のゲートにデータ電圧を書き込み、蓄積容量Ｃ１の第１の極に記憶する。
例えば、各補償走査線は、１行の画素駆動回路１における検出トランジスタＴ３のゲートとそれぞれ電気的に接続され、各補償検出線Ｓｅｎｓｅは、１列の画素駆動回路１における補償検出信号端Ｐ２とそれぞれ電気的に接続され、補償走査線に有効電圧が印加されると、当該行の画素駆動回路１における補償検出トランジスタＴ３がオンになり、各補償検出線Ｓｅｎｓｅは、蓄積容量Ｃ１の第２の極の電圧を読み取るか又は蓄積容量Ｃ１の第２の極の電圧を補償することができる。
図１を参照すると、蓄積容量Ｃ１の第２の極の電圧は、即ち発光ダイオードのアノード電圧である。
図２を参照すると、本開示の実施例では、列方向に延びる１本の電源線ＶＤＤと、１列の画素駆動回路１と、２列のデータ線Ｖｄａｔａと、１列の画素駆動回路１と、１列の補償検出線Ｓｅｎｓｅと、１列の画素駆動回路１と、２列のデータ線Ｖｄａｔａと、１列の画素駆動回路１とが行方向に順次に設けられており、これを周期として繰り返して設けられている。
１本の電源線ＶＤＤは、当該電源線ＶＤＤに近い４列の画素駆動回路１に給電するものであり、「１対４」とも呼ばれる。
１本の補償検出線Ｓｅｎｓｅは、当該補償検出線Ｓｅｎｓｅに近い４列の画素駆動回路１と電気的に接続され、行方向に隣接する４つの画素駆動回路１を同一タイミングで検出するか、又は行方向に隣接する４つの画素駆動回路１を同一タイミングで補償する。
補償検出線Ｓｅｎｓｅが画素駆動回路１をどのように検出するか又は補償するかは、従来技術によって設定され得る。
１本のデータ線Ｖｄａｔａは、当該データ線Ｖｄａｔａに最も近い１列の画素駆動回路１にデータ電圧信号を供給する。
電源線ＶＤＤの行方向の両側にはデータ線Ｖｄａｔａや補償検出線Ｓｅｎｓｅが設けられていないため、それに対応して電源線ＶＤＤは、「１対４」の場合でも電圧降下を受け入れることができるように、太く設定できる。
補償検出線Ｓｅｎｓｅの行方向の両側にはデータ線Ｖｄａｔａや電源線ＶＤＤが設けられていないため、補償検出線Ｓｅｎｓｅ自体の等価抵抗に対する要求が高くないということを加えれば、さらに補償検出線Ｓｅｎｓｅが４列の画素駆動回路１と電気的に接続され、補償検出線Ｓｅｎｓｅの数は少なくなる。
以上の２つの要因により、電源線ＶＤＤと補償検出線Ｓｅｎｓｅの占める面積が減少し、表示解像度の向上に有利である。
一部の実施例において、図２を参照すると、隣接する１本の電源線ＶＤＤと１本の補償検出線Ｓｅｎｓｅとの間に位置する２列の画素駆動回路１において、電源線ＶＤＤに近い列の画素駆動回路１のうちのいずれかの画素駆動回路１において、当該画素駆動回路１の電源入力端Ｐ１は、当該画素駆動回路１に最も近い１本の電源線ＶＤＤに直接接続されており、当該画素駆動回路１の補償検出信号端Ｐ２は、補償検出ブリッジ線ＢＲ２を介して当該画素駆動回路１に最も近い１本の補償検出線Ｓｅｎｓｅに接続されており、補償検出線Ｓｅｎｓｅに近い列の画素駆動回路１のうちのいずれかの画素駆動回路１において、当該画素駆動回路１の電源入力端Ｐ１は、電源ブリッジ線ＢＲ１を介して当該画素駆動回路１に最も近い１本の電源線ＶＤＤに接続されており、当該画素駆動回路１の補償検出信号端Ｐ２は、当該画素駆動回路１に最も近い１本の補償検出線Ｓｅｎｓｅに直接接続されている。
換言すると、電源線ＶＤＤは、当該電源線ＶＤＤに最も近い画素駆動回路１の電源入力端Ｐ１に直接接続され、次に近い画素駆動回路１とは電源ブリッジ線ＢＲ１を介して電気的に接続されており、補償検出線Ｓｅｎｓｅは、当該補償検出線Ｓｅｎｓｅに最も近い画素駆動回路１の補償検出信号端Ｐ２に直接接続され、次に近い画素駆動回路１とは補償検出ブリッジ線ＢＲ２を介して電気的に接続されている。
もちろん、補償検出ブリッジ線ＢＲ２と補償検出線Ｓｅｎｓｅは異なる層構造に属し、電源ブリッジ線ＢＲ１と電源線ＶＤＤは異なる層構造に属する。
一部の実施例において、図２を参照すると、隣接する１本の電源線ＶＤＤと１本の補償検出線Ｓｅｎｓｅとの間に位置する２列の画素駆動回路１に対して、当該２列の画素駆動回路１の間には２本のデータ線Ｖｄａｔａが設けられており、当該２列の画素駆動回路１のうちのいずれかの画素駆動回路１において、当該画素駆動回路１のデータ信号入力端Ｐ３は、当該画素駆動回路１に最も近い１本のデータ線Ｖｄａｔａに接続されている。
即ち、２本ずつのデータ線Ｖｄａｔａは２列ずつの画素駆動回路１の間に設けられることにより、行方向におけるデータ線Ｖｄａｔａの占有寸法をさらに小さくすることができる。
もちろん、他の一部の実施例において、データ線Ｖｄａｔａは、行方向に１列の画素駆動回路１、１本のデータ線Ｖｄａｔａを周期として配置されてもよい。
一部の実施例において、図６と図７を参照すると、表示基板における各画素は、ベース１００と表示機能層との間に位置し、電源ブリッジ線ＢＲ１、補償検出ブリッジ線ＢＲ２と同じ層に設けられた遮光パターンＣｂ１をさらに含み、電源ブリッジ線ＢＲ１は、対応する電源線ＶＤＤ及び対応する電源入力端Ｐ１にビアを介して接続されており、補償検出ブリッジ線ＢＲ２は、対応する補償検出線Ｓｅｎｓｅ及び対応する補償検出信号端Ｐ２にビアを介して接続されている。
遮光パターンは、ベース１００側からの光を遮蔽するためのものであり、遮光パターン上の各トランジスタの活性層に光が照射されて特性が劣化することを防止するためのものである。
このように、遮光パターン、電源ブリッジ線ＢＲ１、補償検出ブリッジ線ＢＲ２を同一のパターニングプロセスで形成することができ、当該表示基板の作製に必要なマスク版の数が増えることはない。
一部の実施例において、任意の隣接する２本の電源線ＶＤＤは、第１方向ＤＲ１に延びる第１の導電ブリッジ線ＢＲ３を介して電気的に接続されている。
これにより、電源線ＶＤＤの等価抵抗を下げることができる。
第１の導電ブリッジ線ＢＲ３は独立した１層構造であってもよいし、表示基板における他の構造と同じ層に設けられていてもよい。
一部の実施例において、表示基板は複数の発光素子Ｄ１をさらに含み、発光素子Ｄ１は、画素駆動回路１と一対一で接続されており、ベース１００から離れる方向に順次に積層された第１の電極、発光層、第２の電極を含み、第１の導電ブリッジ線ＢＲ３は、第１の電極と同じ層に設けられている。
発光層は、例えば有機発光層又は量子ドット発光層である。発光層と第１の電極及び第２の電極には、さらに正孔注入層、正孔輸送層、電子注入層、電子輸送層などが設けられてもよく、本開示はこれについて特に限定しない。
これにより、第１の電極を形成するパターニングプロセスにおいて、第１の導電ブリッジ線ＢＲ３を同時に形成することができ、マスク版の数を減らすことができる。
一部の実施例において、図４を参照すると、任意の隣接する２本の補償検出線Ｓｅｎｓｅは、第１方向ＤＲ１に延びる第２の導電ブリッジ線ＢＲ４を介して電気的に接続されている。
これにより、補償検出線Ｓｅｎｓｅの等価抵抗を下げることができる。
第２の導電ブリッジ線ＢＲ４は独立した１層構造であってもよいし、表示基板における他の構造と同じ層に設けられていてもよい。
一部の実施例において、表示基板は複数の発光素子Ｄ１をさらに含み、発光素子Ｄ１は、画素駆動回路１と一対一で接続されており、ベース１００から離れる方向に順次に積層された第１の電極、発光層、第２の電極を含み、第２の導電ブリッジ線ＢＲ４は、第１の電極と同じ層に設けられている。
これにより、第１の電極を形成するパターニングプロセスにおいて、第２の導電ブリッジ線ＢＲ４を同時に形成することができ、マスク版の数を減らすことができる。
一部の実施例において、図５を参照すると、電源線ＶＤＤの少なくとも一部の端部は、ＶＤＤ線の抵抗を全体的に低減するために、複数本のＶＤＤ線の横方向の電気的接続を可能にする同一の電源バス線ＶＤＤＢＵＳに接続されている。
本発明の表示基板には１つ又は複数の電源バス線ＶＤＤＢＵＳが設けられ、当該表示基板を駆動する駆動チップがこれらの電源バス線ＶＤＤＢＵＳに可能な限り同一の電源電圧を供給する。
このようにすると、電源線ＶＤＤの電圧の均一性を高めることができる。
一部の実施例において、電源バス線ＶＤＤＢＵＳはゲート線ＧＬと同じ層に設けられる。
即ち、ゲート線ＧＬを形成するパターニングプロセスにおいて、電源バス線ＶＤＤＢＵＳを同一材料層で同時に形成することにより、マスク版の数を増加させない。
一部の実施例において、図６と図７を参照すると、駆動トランジスタＴ１、スイッチングトランジスタＴ２、検出トランジスタＴ３はいずれもトップゲート型のトランジスタであり、蓄積容量Ｃ１の第１の極Ｃａは、駆動トランジスタＴ１、スイッチングトランジスタＴ２、検出トランジスタＴ３の活性層と同じ層に設けられており、蓄積容量Ｃ１の第２の極は、遮光パターンである第１部分Ｃｂ１と、駆動トランジスタＴ１の第１の極と同じ層に設けられ、駆動トランジスタＴ１の第１の極と電気的に接続された第２部分Ｃｂ２とを含み、第１部分と第２部分は、同一の電位を有するように電気的に接続されている。
トップゲート型のトランジスタは即ち、ベース１００から離れる方向に、活性層、ゲート絶縁層、ゲートの順に積層されたものである。
図７を参照すると、スイッチングトランジスタＴ２のゲートＴ２ｇは、ゲート絶縁層Ｔ２ａよりもベース１００から遠く離れている。
蓄積容量Ｃ１は、ベース１００から離れる方向に、第１部分Ｃｂ１、第１の極Ｃａ、第２部分Ｃｂ２の順で構成される。
蓄積容量Ｃ１において、第２の極の第１部分Ｃｂ１と第１の極Ｃａとの間には第１の等価容量が形成され、第２の極の第２部分Ｃｂ２と第１の極Ｃａとの間には第２の等価容量が形成され、蓄積容量Ｃ１の容量値は第１の等価容量と第２の等価容量との和であるため、蓄積容量Ｃ１の容量値を大きくすることができ、各発光素子Ｄ１の発光輝度の安定性を高めることに有利である。
詳細な接続関係は以下の通りである。スイッチングトランジスタＴ２の第１の極は第１ビアＶ１を介して対応するデータ線Ｖｄａｔａに電気的に接続され、スイッチングトランジスタＴ２の第２の極は第２ビアＶ２及び第３ビアＶ３を介して対応する駆動トランジスタＴ１のゲートＴ１ｇに電気的に接続されるとともに、第４ビアＶ４を介して対応する蓄積容量Ｃ１の第１の極Ｃａに電気的に接続され、駆動トランジスタＴ１（図６ではそのゲートＴ１ｇが表記されている）の一方の極は第５ビアＶ５を介して対応する電源線ＶＤＤに電気的に接続され、駆動トランジスタＴ１の他方の極は第６ビアＶ６を介して対応する蓄積容量Ｃ１の第２の極の第２部分Ｃｂ２に電気的に接続され、蓄積容量Ｃ１の第２の極の第１部分Ｃｂ１と第２部分Ｃｂ２は第７ビアＶ７を介して電気的に接続され、検出トランジスタＴ３の一方極は第８ビアＶ８及び第９ビアＶ９を介して対応する補償検出線Ｓｅｎｓｅに電気的に接続され、検出トランジスタＴ３の他方の極は第１０ビアＶ１０を介して対応する蓄積容量Ｃ１の第２の極の第２部分Ｃｂ２に電気的に接続されている。
一部の実施例において、表示基板は複数の発光素子Ｄ１をさらに含み、発光素子Ｄ１は、画素駆動回路１と一対一で接続されており、ベース１００から離れる方向に順次に積層された第１の電極、発光層、第２の電極（いずれも図示せず）を含み、蓄積容量Ｃ１の第２の極は、発光素子Ｄ１の第１の電極と同じ層に設けられ、第１部分と電気的に接続された第３部分をさらに含む。
発光素子Ｄ１の第１の電極は第２部分Ｃｂ２よりもベースから遠く離れている。
さらに、蓄積容量Ｃ１の第２の極の第３部分とその第１の極Ｃａとの間に第３の等価容量を形成することも可能であり、第３の等価容量は、前記第１の等価容量及び第２の等価容量と並列関係にあり、蓄積容量Ｃ１の等価容量値をさらに高めることができる。
一部の実施例において、ベース１００は、例えば、ガラスベース、石英ベース、サファイアベースなどの絶縁体ベースであり、また、例えば、シリコンベース、ゲルマニウムベース、炭化シリコンベース、リン化インジウムベースなどの半導体ベースであってもよい。もちろん、ベース１００は、可撓性材料又は伸縮性材料、例えばポリエステル、ポリアミド、ポリイミドなどで形成されていてもよい。
一部の実施例において、各トランジスタの活性層、例えばスイッチングトランジスタＴ２の活性層Ｔ２ｂの材料は、金属酸化物、シリコン（歪みシリコンを含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は有機半導体などであってよい。
本実施例において、金属酸化物としては、インジウムとスズとを含む酸化物、タングステンとインジウムとを含む酸化物、タングステンとインジウムと亜鉛とを含む酸化物、チタンとインジウムとを含む酸化物、チタンとインジウムとスズとを含む酸化物、インジウムと亜鉛とを含む酸化物、シリコンとインジウムとスズとを含む酸化物、インジウムとガリウムと亜鉛とを含む酸化物などを用いることができる。
金属酸化物は、インジウムＩｎを含む酸化物半導体であってもよく、キャリア移動度（電子移動度）を向上させることができる。また、酸化物半導体は、元素Ｍを含むことが好ましい。元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどであることが好ましい。元素Ｍとして用いることのできる他の元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。なお、元素Ｍとして、上記の元素を複数組み合わせることも可能である。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、インジウムよりも酸素との結合エネルギーが高い元素である。又は、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを広げる機能を有する元素である。また、金属酸化物は亜鉛Ｚｎを含むことが好ましく、酸化物半導体が亜鉛を含むと結晶化しやすい。実際に実施する場合、酸化物半導体は、インジウムを含む酸化物半導体に限定されず、亜鉛スズ酸化物やガリウムスズ酸化物など、インジウムを含まず、亜鉛、ガリウム又はスズを含む酸化物半導体などであってもよい。
金属酸化物がＩｎ－Ｍ－Ｚｎ酸化物の場合、ＩｎとＭの和を１００ ａｔｏｍｉｃ％としたとき、Ｉｎが５０ ａｔｏｍｉｃ％未満、Ｍが５０ ａｔｏｍｉｃ％以上であることが好ましい。金属酸化物は、エネルギーギャップの大きいものを用い、例えば、２．５ ｅＶ以上４．２ ｅＶ以下であり、好ましくは２．８ ｅＶ以上３．８ ｅＶ以下であり、より好ましくは３ ｅＶ以上３．５ ｅＶ以下である。好ましくは、金属酸化物は、インジウムＩｎ、Ｍ、及び亜鉛Ｚｎを含む酸化物であり、Ｍは、アルミニウムＡｌ、ガリウムＧａ、又はスズＳｎである。
本実施例において、画素駆動回路内の３つのトランジスタの活性層の組成を同じ又はほぼ同じにすることができ、製造コストを低減することができる。本実施例はこれに限定されず、当該３つのトランジスタの活性層の組成が互いに異なっていてもよい。当該３つのトランジスタの活性層はいずれもＩｎの原子百分率がＭの原子百分率よりも大きい領域を有する場合、スイッチングトランジスタ及び駆動トランジスタの電界効果移動度を向上させることができる。具体的には、スイッチングトランジスタ及び駆動トランジスタの電界効果移動度の一方又は両方が１０ ｃｍ２／Ｖｓを超えてもよく、３０ ｃｍ２／Ｖｓを超えることが好ましい。例えば、上記電界効果移動度の高いトランジスタを、表示装置のゲート信号を生成するゲートドライバに用いると、当該表示装置の狭額縁化が可能となる。上記電界効果移動度の高いトランジスタを、表示装置が備える信号線からの信号を供給するソースドライバに用いると、表示装置に接続される配線の数を減らすことができる。上記電界効果移動度の高いトランジスタを、表示装置が備える画素回路のトランジスタに用いると、表示装置の表示品質を向上させることができる。
さらに、本実施例の金属酸化物は、単層であってもよいし、２層以上であってもよい。金属酸化物が２層である場合、第１の酸化物層と第２の酸化物層とが積層された構造を有する。第２の酸化物層は、第１の酸化物層よりも導電性が低く、第１の酸化物層よりもバンドギャップが大きい。第１の酸化物層は、電子が移動するメインチャネル層であってよいため、各トランジスタのゲートに近づけて設けられ得る。金属酸化物が単層の場合、酸化インジウムガリウム亜鉛ＩＧＺＯ材料を用いることが好ましい。
本実施例において、金属酸化物の一部がトランジスタの活性層として機能し、他の一部が蓄積容量の一方の極として機能するため、導体化処理を行う際に、一方で、異なるサブ画素のチャネル方向及び形状の区別を実現し、異なるアスペクト比設計に対応することができ、例えば、スイッチングトランジスタの活性層及び駆動トランジスタの活性層の幅を設計することによって、スイッチングトランジスタのチャネル幅のアスペクト比を駆動トランジスタのチャネル幅のアスペクト比よりも小さくすることができる。他方では、金属酸化物は、異なる電気特性の要求に対応するために、１つのサブ画素内の異なる領域において異なる成分含有量を有することができる。
上述した導体化処理とは、各トランジスタのゲートのパターンを形成した後、これらのゲートをマスクとしてプラズマ処理を行い、対応する領域の金属酸化物を導体化層に処理するものである。金属酸化物は、各トランジスタのゲートと重なる領域を含み、トランジスタのチャネル領域としての第１領域と、第１領域に隣接する領域、即ち、各トランジスタのゲートに隣接するがこれらのゲートに覆われていない領域であって、トランジスタのソースドレイン領域としての第２領域と、蓄積容量のプレート領域を含む第３領域との３つの領域に分けることができる。本実施例において、３つの領域における酸化インジウムガリウム亜鉛ＩＧＺＯの成分は異なっている。本実施例において、前記第１領域の酸素含有量は３０～５０ ａｔｏｍａｉｃ％の範囲内にあり、前記第２領域の酸素含有量は５０～６０ ａｔｏｍａｉｃ％の範囲内にあり、前記第３領域の酸素含有量は６０～７０ ａｔｏｍａｉｃ％の範囲内にある。好ましくは、第１領域におけるＩＧＺＯの酸素含有量は第２領域におけるＩＧＺＯの酸素含有量よりも小さく、第２領域におけるＩＧＺＯの酸素含有量は第３領域におけるＩＧＺＯの酸素含有量よりも小さい。第１領域におけるＩＧＺＯの亜鉛含有量は第２領域におけるＩＧＺＯの亜鉛含有量よりも大きく、第２領域におけるＩＧＺＯの亜鉛含有量は第３領域におけるＩＧＺＯの亜鉛含有量よりも大きく、さらに、前記第１領域における酸素元素と亜鉛元素の原子比Ｏ／Ｚｎは第２領域におけるＯ／Ｚｎよりも小さく、前記第２領域におけるＯ／Ｚｎは第３領域におけるＯ／Ｚｎよりも小さい。また、第１領域における酸化物は主に半導体の特性であり、本発明者は、Ｉｎ元素の含有量を増加させることにより、キャリア濃度を著しく増加させることができるということを見出し、第１領域におけるキャリア濃度を増加させてトランジスタの駆動能力を高めるために、第１領域におけるＩｎ原子含有量は第２領域におけるＩｎ原子含有量よりも大きく、さらに、第２領域におけるＩｎ原子含有量は第３領域におけるＩｎ原子含有量よりも大きい。
下記表は、３つの領域における酸化インジウムガリウム亜鉛ＩＧＺＯの成分の例を示しており、Ｗｅｉｇｈｔ％は酸化物中の元素の割合を示し、Ａｔｏｍｉｃ％は酸化物中の当該元素の原子パーセンテージを示している。
Figure 0007473568000001
ここで、第１領域は３つのトランジスタのうち少なくとも１つのトランジスタのチャネル領域であり、第２領域は３つのトランジスタのうち少なくとも１つのトランジスタのソースドレイン領域であり、第３領域は蓄積容量のプレート領域である。上記表に示すように、ＩＧＺＯには酸素Ｏ、亜鉛Ｚｎ、ガリウムＧａ、インジウムＩｎなどの元素が含まれており、第１領域はゲート電極の遮蔽によりプラズマ処理されておらず、各元素Ｏ：Ｚｎ：Ｇａ：Ｉｎの重量相対含有量は１１．８２：２５．６８：２８．３８：３４．１２、原子相対含有量は４０．２４：２１．４０：２２．１８：１６．１８であった。第３領域は遮蔽されておらずプラズマ処理が行われたため、各元素Ｏ：Ｚｎ：Ｇａ：Ｉｎの重量相対含有量は２３．３５：１８．７２：２５．６６：３２．２４、原子相対含有量は６０．９４：１１．９５：１５．３７：１１．７２であった。プラズマ処理を行うことにより、第３領域におけるＩＧＺＯ中の酸素の重量及び原子含有量は大きく増加し、亜鉛Ｚｎの重量及び原子含有量は減少し、ＩＧＺＯの導電性が向上する。第２領域はゲート電極により遮蔽されていないが、ゲート電極に隣接する領域であるため、ゲート電極の影響を受けて第２領域におけるＩＧＺＯ中の酸素の重量及び原子含有量は第３領域よりも低く、亜鉛Ｚｎの重量及び原子含有量は第３領域よりも高いため、第２領域におけるＩＧＺＯの導電性は第３領域におけるＩＧＺＯの導電性よりも低い。
第３領域における金属酸化物層は蓄積容量の第１の極として機能するため、良好な導電特性、即ちより優れた導体化が要求される。ゲート電極をマスクとして用いてプラズマ処理を行う場合、理論上はゲート電極から遠い領域ほどその導体化の度合いが良好であり、導電特性に優れる。よって、本実施例において、第３領域における金属酸化物層（キャパシタプレートＣａ）と駆動トランジスタゲート電極Ｔ１ｇとの間の最小距離はＬ１よりも大きく、キャパシタプレートＣａとスイッチングトランジスタゲート電極Ｔ２ｇとの間の最小距離はＬ２よりも大きく、キャパシタプレートＣａと検出トランジスタゲート電極Ｔ３ｇとの間の最小距離はＬ３よりも大きいというように設けられ、Ｌ１は駆動トランジスタゲート電極Ｔ１ｇの幅であり、Ｌ２はスイッチングトランジスタゲート電極Ｔ２ｇの幅であり、Ｌ３は検出トランジスタゲート電極Ｔ３ｇの幅である。よって、第３領域における金属酸化物層のプラズマ処理は、駆動トランジスタゲート電極Ｔ１ｇ、スイッチングトランジスタゲート電極Ｔ２ｇ、検出トランジスタゲート電極Ｔ３ｇの影響を受けない。なお、上記距離は基板に垂直な方向での両者の距離であり、また、変形例として、高解像度バックプレート設計の必要から、上記第３領域における金属酸化物層（Ｃａ）と駆動トランジスタゲート電極Ｔ１ｇとの間の最小距離はＬ１より大きく、キャパシタプレートＣａとスイッチングトランジスタゲート電極Ｔ２ｇとの間の最小距離はＬ２より大きく、キャパシタプレートＣａと検出トランジスタゲート電極Ｔ３ｇとの間の最小距離はＬ３より大きく、この３つの設計は、これらのうち２つの場合又は１つの場合を満たすことができる。また、キャパシタプレートＣａと第１の電極及び第２の電極との重なりパターンが上記関係を満たすことをより優先的に考慮して設計することができる。Ｌ１は駆動トランジスタゲート電極Ｔ１ｇの幅であり、Ｌ２はスイッチングトランジスタゲート電極Ｔ２ｇの幅であり、Ｌ３は検出トランジスタゲート電極Ｔ３ｇの幅である。よって、第３領域における金属酸化物層のプラズマ処理は、駆動トランジスタゲート電極Ｔ１ｇ、スイッチングトランジスタゲート電極Ｔ２ｇ及び検出トランジスタゲート電極Ｔ３ｇから受ける影響が少なく、第３領域における金属酸化物層の導体化の度合いを最大限に高めることができる。
一部の実施例において、各トランジスタのゲート絶縁層などの絶縁構造、例えば、スイッチングトランジスタＴ２のゲート絶縁層Ｔ２ａの材料は、シリコン酸化物ＳｉＯｘ、シリコン窒化物ＳｉＮｘ、シリコン酸化窒化物ＳｉＯＮなどを用いてもよく、酸化アルミニウムＡｌＯｘ、酸化ハフニウムＨｆＯｘ、酸化タンタルＴａＯｘ、酸化イットリウム、酸化ジルコニウム、酸化ガリウム、酸化マグネシウム、酸化ランタン、酸化セリウム、酸化ネオジムなどを用いてもよい。ここで、第１の絶縁層の厚さは３０００～５０００オングストロームであり、ゲート絶縁層の厚さは１０００～２０００オングストロームであり、第２の絶縁層の厚さは４５００～７０００オングストロームである。
一部の実施例において、電源線ＶＤＤ、補償検出線Ｓｅｎｓｅ、データ線Ｖｄａｔａ、ゲート線ＧＬ、電源ブリッジ線ＢＲ１、補償検出ブリッジ線ＢＲ２などの配線の材料は、合金又は化合物を使用することができ、アルミニウムを含む導体、銅及びチタンを含む導体、銅及びマンガンを含む導体、インジウム、スズ及び酸素を含む導体、チタン及び窒素を含む導体などを使用することもできる。これらの配線の材料としては、例えば、クロムＣｒ、金Ａｕ、亜鉛Ｚｎ、銀Ａｇ、銅Ｃｕ、アルミニウムＡｌ、モリブデンＭｏ、タンタルＴａ、チタンＴｉ、タングステンＷ、マンガンＭｎ、ニッケルＮｉ、鉄Ｆｅ、コバルトＣｏなど、又はこれらの金属元素を成分として含む合金、又はこれらの金属元素の組み合わせを含む合金など、例えば、アルミニウムネオジム合金ＡｌＮｄ、モリブデンニオブ合金ＭｏＮｂなどであり、Ｍｏ／Ｃｕ／Ｍｏなどの多層金属であってもよい。好ましくは、Ｃｕ－Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、又はＴｉ）を用いる。Ｃｕ－Ｘ合金膜を用いることで、ウェットエッチング工程により薄膜を加工できるため、製造コストを低減できる。さらに好ましくは、Ｃｕ－Ｍｎ合金膜を用いる。ここで、第１の金属層の厚さは８００～１２００オングストロームであり、ゲート金属層の厚さは３０００～５０００オングストロームであり、第２の金属層の厚さは３０００～９０００オングストロームである。
本開示の実施例は、上述した表示基板を含む表示装置をさらに提供する。
当該表示装置は、具体的には、例えば、有機発光ダイオード表示パネル、量子ドット発光ダイオード表示パネル、携帯電話、コンピュータなどの任意の表示機能を有する製品又は部品である。
有機発光ダイオード表示パネルにおける有機発光ダイオードは、アノード電極、正孔輸送層、有機発光層、電子輸送層及びカソード電極を含んでもよい。
量子ドット発光ダイオード表示パネルにおける量子ドット発光ダイオードは、アノード電極、量子ドット発光層、カソード電極を含んでもよい。
以上の実施形態は、本開示の原理を説明するために用いた例示的な実施形態にすぎず、本開示はこれらに限定されないと理解されたい。当業者にとって、本開示の精神と実質的な状況を逸脱しない範囲で種々の変形と改良が可能であり、それらの変形と改良も本開示の請求範囲と見なされる。

Claims (13)

  1. ベースと、前記ベース上に設けられた表示機能層と、を含む表示基板であって、
    前記表示機能層は、互いに交差する第１方向及び第２方向に配列された複数の画素駆動回路と、前記第２方向に延びる複数本の電源線と、前記第２方向に延びる複数本の補償検出線と、前記第１方向に延びる複数本のゲート線と、前記第２方向に延びる複数本のデータ線と、前記第１方向に延びる複数本の補償走査線と、を含み、
    前記電源線と前記補償検出線は交互に間隔をおいて設けられており、任意の隣接する１本の前記電源線と１本の前記補償検出線との間には前記第２方向に延びる２列の画素駆動回路が設けられており、
    前記複数の画素駆動回路のうちのいずれかの画素駆動回路において、当該画素駆動回路の電源入力端は、当該画素駆動回路に最も近い１本の前記電源線と電気的に接続されており、当該画素駆動回路の補償検出信号端は、当該画素駆動回路に最も近い１本の前記補償検出線と電気的に接続されており、
    任意の隣接する２本の前記補償検出線は、前記第１方向に延びる第２の導電ブリッジ線を介して電気的に接続されている、
    表示基板。
  2. 隣接する１本の前記電源線と１本の前記補償検出線との間に位置する２列の前記画素駆動回路において、
    前記電源線に近い列の前記画素駆動回路のうちのいずれかの前記画素駆動回路において、当該画素駆動回路の電源入力端は、当該画素駆動回路に最も近い１本の前記電源線に直接接続されており、当該画素駆動回路の補償検出信号端は、補償検出ブリッジ線を介して当該画素駆動回路に最も近い１本の前記補償検出線に接続されており、
    前記補償検出線に近い列の前記画素駆動回路のうちのいずれかの前記画素駆動回路において、当該画素駆動回路の電源入力端は、電源ブリッジ線を介して当該画素駆動回路に最も近い１本の前記電源線に接続されており、当該画素駆動回路の補償検出信号端は、当該画素駆動回路に最も近い１本の前記補償検出線に直接接続されている
    請求項１に記載の表示基板。
  3. 隣接する１本の前記電源線と１本の前記補償検出線との間に位置する２列の前記画素駆動回路に対して、当該２列の前記画素駆動回路の間には２本の前記データ線が設けられており、
    当該２列の前記画素駆動回路のうちのいずれかの前記画素駆動回路において、当該画素駆動回路のデータ信号入力端は、当該画素駆動回路に最も近い１本の前記データ線に接続されている
    請求項２に記載の表示基板。
  4. 前記ベースと前記表示機能層との間に位置し、前記電源ブリッジ線、前記補償検出ブリッジ線と同じ層に設けられた遮光パターンをさらに含み、
    前記電源ブリッジ線は、対応する前記電源線及び対応する前記電源入力端にビアを介して接続されており、
    前記補償検出ブリッジ線は、対応する補償検出線及び対応する補償検出信号端にビアを介して接続されている
    請求項２に記載の表示基板。
  5. 任意の隣接する２本の前記電源線は、前記第１方向に延びる第１の導電ブリッジ線を介して電気的に接続されている
    請求項１に記載の表示基板。
  6. 複数の発光素子をさらに含み、
    前記発光素子は、前記画素駆動回路と一対一で接続されており、前記ベースから離れる方向に順次に積層された第１の電極、発光層、第２の電極を含み、
    前記第１の導電ブリッジ線は、前記第１の電極と同じ層に設けられている
    請求項５に記載の表示基板。
  7. 複数の発光素子をさらに含み、
    前記発光素子は、前記画素駆動回路と一対一で接続されており、前記ベースから離れる方向に順次に積層された第１の電極、発光層、第２の電極を含み、
    前記第２の導電ブリッジ線は、前記第１の電極と同じ層に設けられている
    請求項１に記載の表示基板。
  8. 前記電源線の少なくとも一部の端部は、同一の電源バス線に接続されている
    請求項１に記載の表示基板。
  9. 前記電源バス線は、前記ゲート線と同じ層に設けられている
    請求項８に記載の表示基板。
  10. 前記画素駆動回路は、駆動トランジスタと、スイッチングトランジスタと、検出トランジスタと、蓄積容量とを含み、前記スイッチングトランジスタのゲートは、対応するゲート線に接続され、前記スイッチングトランジスタの第１の極は、対応するデータ信号入力端に接続され、前記スイッチングトランジスタの第２の極は、前記駆動トランジスタのゲートと前記蓄積容量の第１の極とに接続され、前記駆動トランジスタの第１の極は、対応する電源入力端に接続され、前記駆動トランジスタの第２の極は、前記蓄積容量の第２の極と前記検出トランジスタの第１の極とに接続され、前記検出トランジスタのゲートは、対応する補償走査線に接続され、前記検出トランジスタの第２の極は、対応する補償検出信号端に接続されている
    請求項１に記載の表示基板。
  11. 前記駆動トランジスタ、前記スイッチングトランジスタ、前記検出トランジスタはいずれもトップゲート型のトランジスタであり、
    前記蓄積容量の第１の極は、前記駆動トランジスタ、前記スイッチングトランジスタ、前記検出トランジスタの活性層と同じ層に設けられており、
    前記蓄積容量の第２の極は、遮光パターンである第１部分と、前記駆動トランジスタの第１の極と同じ層に設けられ、前記駆動トランジスタの第２の極と電気的に接続された第２部分とを含み、前記第１部分は前記第２部分と電気的に接続されている
    請求項１０に記載の表示基板。
  12. 複数の発光素子をさらに含み、
    前記発光素子は、前記画素駆動回路と一対一で接続されており、前記ベースから離れる方向に順次に積層された第１の電極、発光層、第２の電極を含み、
    前記蓄積容量の第２の極は、前記発光素子の第１の電極と同じ層に設けられ、前記第１部分と電気的に接続された第３部分をさらに含む
    請求項１１に記載の表示基板。
  13. 請求項１～１２のいずれか１項に記載の表示基板を含む、表示装置。
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