KR102663912B1 - 단채널 수직 트랜지스터, 그 제조 방법 및 이를 포함하는 디스플레이 - Google Patents

단채널 수직 트랜지스터, 그 제조 방법 및 이를 포함하는 디스플레이 Download PDF

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Abstract

단채널 수직 트랜지스터가 제공된다. 상기 단채널 수직 트랜지스터는, 기판 상에 형성되는 제1 전극; 상기 제1 전극을 덮는 형태로 형성되되, 일측에 상기 제1 전극을 상측으로 노출시키는 제1 홀을 가지는 제1 층간 절연막; 상기 제1 층간 절연막 상에 형성되되, 일측에 상기 제1 홀과 단일 홀을 이루는 제2 홀을 가지는 게이트 전극; 상기 단일 홀에 형성되고, 채널을 구비하며, 상기 제1 전극과 연결되는 액티브층; 상기 제1 층간 절연막과 게이트 전극을 덮으며, 상기 단일 홀의 내경면과 상기 액티브층의 외경면 사이에 형성되는 제2 층간 절연막; 및 상기 액티브층 상에 형성되어 상기 액티브층과 연결되는 제2 전극을 포함하되, 상기 게이트 전극에 문턱 전압 이상의 전압이 인가되면, 상기 기판의 두께 방향인 상기 제1 전극에서 제2 전극으로 채널이 ON될 수 있다.

Description

단채널 수직 트랜지스터, 그 제조 방법 및 이를 포함하는 디스플레이{Short channel vertical transistor array substrate, method of manufacturing thereof and display including the same}
본 발명은 단채널 수직 트랜지스터, 이를 포함하는 디스플레이 및 그 제조 방법에 관련된 것으로 보다 구체적으로는, OLED의 해상도를 1,000 ppi 이상의 초고해상도로 구현할 수 있는, 단채널 수직 트랜지스터, 이를 포함하는 디스플레이 및 그 제조 방법에 관련된 것이다.
3차원 가상 현실을 통한 사회 활동의 요구가 증가함에 따라 AR/VR/MR 디스플레이 기술은 큰 관심을 받고 있다. 현재의 삼성, 소니, 오큘러스 등의 Head mounted display(HMD) 외에, 최근 OLED on Silicon(OLEDoS)를 기반으로 하는 초고해상도 디스플레이 기기는 부피와 무게의 감소에 의해 메타버스의 대중화에 한층 가까워지고 있다. 하지만, OLEDoS는 실리콘 위 CMOS를 기반으로 하여 디스플레이 제작 공정이 복잡하고, 안경의 측면 부착 형태이므로 안경 전면의 AR 또는 MR 구현에는 한계가 있다. 이러한 문제를 해결하기 위하여 안경 유리 전면에 이미지를 형성할 수 있는 AR/MR 스마트 안경의 개발이 필요하다.
전류 구동방식 디스플레이인 OLED는 트랜지스터 소자로 현재 Low temperature poly-Si 반도체 또는 InGaZnO(IGZO)의 산화물 반도체를 사용하며, Coplanar thin-film transistor(TFT) 구조를 사용하고 있다.
초고해상도를 요구하는 OLED 제품의 경우 이러한 Coplanar TFT 구조를 사용하기에는 트랜지스터의 크기 문제로 설계 및 공정의 제약이 따른다. 특히, 주요 Logic 회로를 안경 디스플레이에 내장하기 위해서는 반도체의 성능이 높고, 트랜지스터의 폭/길이(W/L) 비율을 크게 높일 수 있어야 한다. 최근 삼성, 애플 등에서 개발하고 있는 스마트 안경의 구현에 있어서 현재의 디스플레이 인프라와 공정 기술을 기반으로 하는 새로운 트랜지스터 백플레인 기술이 반드시 필요하다.
본 발명이 해결하고자 하는 일 기술적 과제는, OLED의 해상도를 1,000 ppi 이상의 초고해상도로 구현할 수 있는, 단채널 수직 트랜지스터, 이를 포함하는 디스플레이 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 설계가 간단하고 픽셀 개구율을 극대화할 수 있는, 단채널 수직 트랜지스터, 이를 포함하는 디스플레이 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 일 기술적 과제를 해결하기 위해, 본 발명은 단채널 수직 트랜지스터를 제공한다.
일 실시 예에 따르면, 상기 단채널 수직 트랜지스터는, 기판 상에 형성되는 제1 전극; 상기 제1 전극을 덮는 형태로 형성되되, 일측에 상기 제1 전극을 상측으로 노출시키는 제1 홀을 가지는 제1 층간 절연막; 상기 제1 층간 절연막 상에 형성되되, 일측에 상기 제1 홀과 단일 홀을 이루는 제2 홀을 가지는 게이트 전극; 상기 단일 홀에 형성되고, 채널을 구비하며, 상기 제1 전극과 연결되는 액티브층; 상기 제1 층간 절연막과 게이트 전극을 덮으며, 상기 단일 홀의 내경면과 상기 액티브층의 외경면 사이에 형성되는 제2 층간 절연막; 및 상기 액티브층 상에 형성되어 상기 액티브층과 연결되는 제2 전극을 포함하되, 상기 게이트 전극에 문턱 전압 이상의 전압이 인가되면, 상기 기판의 두께 방향인 상기 제1 전극에서 제2 전극으로 채널이 ON될 수 있다.
일 실시 예에 따르면, 상기 채널의 폭(W)은 상기 기판 상에 형성되는 데이터 라인 및 스캔 라인의 선 폭보다 좁을 수 있다.
일 실시 예에 따르면, 상기 채널은 상기 데이터 라인과 스캔 라인의 교차되는 부분에 형성되며, 상기 데이터 라인은 상기 제1 전극이 되고, 상기 스캔 라인은 상기 게이트 전극이 될 수 있다.
일 실시 예에 따르면, 스위칭 트랜지스터로 구비되며, 상기 제1 전극은 소스 전극으로 이루어지고, 상기 제2 전극은 드레인 전극으로 이루어지되, 상기 제1 전극과 제2 전극 사이에 위치되는 상기 액티브층의 두께가 채널의 길이(L)로 정의될 수 있다.
일 실시 예에 따르면, 상기 채널의 길이(L)는 50㎚ 내지 200㎚이고, 상기 채널의 폭(W)은 100㎚ 내지 300㎚일 수 있다.
일 실시 예에 따르면, 상기 제1 전극은 상기 기판 상에서 상기 게이트 전극을 이루는 스캔 라인과 교차되는 데이터 라인일 수 있다.
일 실시 예에 따르면, 상기 제2 층간 절연막 및 상기 제2 전극을 덮는 형태로 형성되는 보호막을 더 포함할 수 있다.
일 실시 예에 따르면, 드라이빙 트랜지스터로 구비되며, 상기 제1 전극은 소스 전극으로 이루어지고, 상기 제2 전극은 유기발광소자의 애노드 전극으로 이루어지되, 상기 제1 전극과 제2 전극 사이에 위치되는 상기 액티브층의 두께가 채널의 길이(L)로 정의될 수 있다.
일 실시 예에 따르면, 상기 제1 전극은 상기 기판 상에 형성되는 데이터 라인과 평행하게 배치되는 전원 라인일 수 있다.
일 실시 예에 따르면, 상기 액티브층은 다결정 실리콘 또는 금속 산화물 반도체로 이루어질 수 있다.
일 실시 예에 따르면, 상기 금속 산화물 반도체는 InGaZnO, InGaSnO, InZnSnO, InZnO, InSnO, ZnSnO 및 InGaZnSnO를 포함하는 금속 산화물 반도체 후보 물질군 중에서 선택된 어느 하나로 이루어질 수 있다.
한편, 본 발명은, 단채널 수직 트랜지스터 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 단채널 수직 트랜지스터 제조 방법은, 기판 상에 제1 전극, 제1 층간 절연막 및 게이트 전극을 차례로 형성하는 단계; 상기 제1 전극이 노출되도록 상기 게이트 전극과 상기 제1 전극이 중첩되는 부분에 채널 홀을 형성하는 단계; 상기 노출된 제1 전극의 표면을 제외한, 상기 제1 층간 절연막, 게이트 전극 및 채널 홀을 덮는 형태로 제2 층간 절연막을 형성하는 단계; 내경면에 상기 제2 층간 절연막이 형성되어 있는 채널 홀에 액티브층을 형성하는 단계; 및 상기 액티브층 상에 제2 전극을 형성하는 단계를 포함하되, 상기 게이트 전극에 문턱 전압 이상의 전압이 인가되면, 상기 기판의 두께 방향인 상기 제1 전극에서 제2 전극으로 채널이 ON될 수 있다.
또한, 본 발명은 디스플레이를 제공한다.
일 실시 예에 따르면, 상기 디스플레이는, 상기 단채널 수직 트랜지스터의 액티브층과 연결되는 애노드 전극; 상기 애노드 전극 상에 형성되는 유기 발광층; 및 상기 유기 발광층 상에 상기 애노드 전극과 대향되게 형성되는 캐소드 전극을 포함할 수 있다.
다른 실시 예에 따르면, 상기 디스플레이는, M(1 이상의 양의 정수) × N(1 이상의 양의 정수) 개의 픽셀로 구획되는 기판; 상기 M × N 개의 픽셀들 중 적어도 하나의 픽셀에 구비되되, 유기 발광층을 발광시키기 위한 적어도 2개 이상의 트랜지스터를 포함하되, 상기 적어도 2개 이상의 트랜지스터 각각의 액티브층은 상기 기판의 두께 방향으로 연속적으로 채널 경로를 형성할 수 있다.
본 발명의 실시 예에 따르면, 기판 상에 형성되는 제1 전극; 상기 제1 전극을 덮는 형태로 형성되되, 일측에 상기 제1 전극을 상측으로 노출시키는 제1 홀을 가지는 제1 층간 절연막; 상기 제1 층간 절연막 상에 형성되되, 일측에 상기 제1 홀과 단일 홀을 이루는 제2 홀을 가지는 게이트 전극; 상기 단일 홀에 형성되고, 채널을 구비하며, 상기 제1 전극과 연결되는 액티브층; 상기 제1 층간 절연막과 게이트 전극을 덮으며, 상기 단일 홀의 내경면과 상기 액티브층의 외경면 사이에 형성되는 제2 층간 절연막; 및 상기 액티브층 상에 형성되어 상기 액티브층과 연결되는 제2 전극을 포함하되, 상기 게이트 전극에 문턱 전압 이상의 전압이 인가되면, 상기 기판의 두께 방향인 상기 제1 전극에서 제2 전극으로 채널이 ON될 수 있다.
이에 따라, KrF, ArF 등의 반도체용 Excimer 노광기를 사용하지 않고도, 현재의 디스플레이 패널에 사용되는 고해상도 i라인 (365㎚) 노광기(critical dimension 2㎛ 수준)를 사용하면서도 픽셀 보상 회로가 내장된 1,000 ppi 이상의 초고해상도 OLED를 구현할 수 있는, 단채널 수직 트랜지스터, 이를 포함하는 디스플레이 및 그 제조 방법이 제공될 수 있다.
또한, 본 발명의 실시 예에 따르면, 반도체의 두께가 채널의 길이를 정의하게 되므로, ALD의 성막 두께에 따라 채널 길이를 자유롭게 조절할 수 있고, 채널 길이를 수십 ㎚ 이하의 크기로 획기적으로 줄일 수 있는 반면, 채널 폭은 접촉 구멍의 둘레 길이에 의해 정의되므로, W/L 비율을 수백 또는 수천 배 크기로 설정하는 것이 가능하여 전류 구동 능력을 극대화할 수 있다.
또한, 본 발명의 실시 예에 따르면, 층과 층을 연결하기 위한 접촉 구멍(contact hole)을 최소화할 수 있는 구조이므로, OLED 화소 내에 복잡한 회로를 형성하는데 있어 coplanar TFT 기술에 비하여 픽셀 레이아웃 및 개구율 측면에서 획기적인 개선이 가능할 수 있다.
예를 들어, 본 발명의 실시 예에 따르면, coplanar TFT에서는 드라이빙 트랜지스터의 드레인과 애노드 전국이 접촉 구멍을 통하여 연결되는데 반하여, 단채널 수직 구조의 드라이빙 트랜지스터에서 반도체층과 애노드가 직접 접촉하므로, 접촉 구멍의 수가 줄고 마스크(mask) 공정 수를 줄일 수 있다.
또한, 본 발명의 실시 예에 따르면, 채널 폭(W)은 반도체 형성 홀의 치수에 의해서 결정되므로, 단지 배선 또는 전극 위에만 트랜지스터를 매우 작게 형성할 수 있고, 픽셀 레이아웃 내에 별도의 트랜지스터 공간이 필요 없다. 따라서, 실제 고해상도 디스플레이를 구현할 때 OLED 화소 내 트랜지스터의 문턱접압 uniformity 확보 및 전류 또는 전압 보상을 위한 픽셀 보상 회로 구조 등의 복잡한 픽셀 트랜지스터 레이아웃이 줄어들고 단순한 설계가 가능할 수 있다.
도 1은 디스플레이를 구동시키는 2Tr-1Cap 구조에 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터가 적용된 모습을 나타낸 평면도이다.
도 2는 도 1의 A-A'선을 따라 자른 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터가 적용된, 디스플레이를 구동시키는 2Tr-1Cap 구조의 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터가 적용된, 디스플레이를 구동시키는 6Tr-1Cap 구조의 회로도이다.
도 5는 도 4의 6Tr-1Cap 구조를 설명하기 위한 모식도이다.
도 6은 도 5를 구체화한 모식도이다.
도 7은 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터 제조 방법을 나타낸 흐름도이다.
도 8 내지 도 10은 도 7의 S110 단계를 설명하기 위한 모식도들이다.
도 11은 도 7의 S120 단계를 설명하기 위한 모식도이다.
도 12는 도 7의 S130 단계를 설명하기 위한 모식도이다.
도 13은 도 7의 S140 단계를 설명하기 위한 모식도이다.
도 14는 도 7의 S150 단계를 설명하기 위한 모식도이다.
도 15 내지 도 18은 드라이빙 트랜지스터 형성 공정을 차례로 나타낸 모식도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 형상 및 크기는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 디스플레이를 구동시키는 2Tr-1Cap 구조에 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터가 적용된 모습을 나타낸 평면도이고, 도 2는 도 1의 A-A'선을 따라 자른 단면도이며, 도 3은 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터가 적용된, 디스플레이를 구동시키는 2Tr-1Cap 구조의 회로도이고, 도 4는 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터가 적용된, 디스플레이를 구동시키는 6Tr-1Cap 구조의 회로도이며, 도 5는 도 4의 6Tr-1Cap 구조를 설명하기 위한 모식도이고, 도 6은 도 5를 구체화한 모식도이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터(Tr)는 디스플레이, 예를 들어, 유기 발광 디스플레이를 구동시키기 위한 2Tr-1Cap 구조에 적용될 수 있다.
여기서, 상기 2Tr-1Cap 구조는 2개의 단채널 수직 트랜지스터(Tr)와 1개의 커패시터(Cst)가 연결되어 있는 논리 회로 구조를 의미한다. 이때, 상기 2개의 단채널 수직 트랜지스터(Tr) 중 하나는 스위칭 트랜지스터(S-Tr)로 구비되고, 다른 하나는 드라이빙 트랜지스터(D-Tr)로 구비되며, 1개의 커패시터(Cst)는 드라이빙 트랜지스터(D-Tr) 측에 구비될 수 있다.
상기 스위칭 트랜지스터(S-Tr)는 데이터 라인(DL)과 스캔 라인(SL)이 교차되는 부분에 형성될 수 있다.
또한, 상기 드라이빙 트랜지스터(D-Tr)는 데이터 라인(DL)과 평행하게 배치되는 전원 라인(VL) 상에 형성될 수 있다. 이러한 드라이빙 트랜지스터(D-Tr)는 스위칭 트랜지스터(S-Tr)와 연결되고, 유기 발광 디스플레이의 애노드 전극(11)과 연결될 수 있다.
상기 2Tr-1Cap 구조에서, 스캔 라인(SL)의 신호가 활성화되면, 스위칭 트랜지스터(S-Tr)를 통해서 데이터 라인(DL)의 전압 레벨이 커패시터(Cst)에 저장된다. 드라이빙 트랜지스터(D-Tr)는 커패시터(Cst)에 저장된 전압 레벨에 의해 결정되는 게이트 전압(Vgs)에 따라 발광 전류를 생성하여 유기 발광 디스플레이에 출력한다.
여기서, 도시하진 않았지만, 상기 유기 발광 디스플레이는 드라이빙 트랜지스터(D-Tr)와 연결되는 애노드 전극(11), 유기 발광층 및 캐소드 전극을 포함할 수 있다.
상기 애노드 전극(11)은 투명전극으로, 정공 주입이 잘 일어나도록 일함수(work function)가 큰 금속, 예컨대, Au, In, Sn 또는 ITO와 같은 금속 또는 금속산화물로 이루어질 수 있다.
또한, 캐소드 전극은 전자 주입이 잘 일어나도록 일함수가 작은 Al, Al:Li 또는 Mg:Ag의 금속 박막으로 이루어질 수 있다. 이때, 유기 발광 디스플레이가 전면 발광형인 경우, 캐소드는 유기 발광층에서 발광된 빛이 잘 투과될 수 있도록 Al, Al:Li 또는 Mg:Ag의 금속 박막의 반투명 전극(semitransparent electrode)과 인듐 주석산화물(indium tin oxide; ITO)과 같은 산화물 투명 전극(transparent electrode) 박막의 다층구조로 이루어질 수 있다.
그리고 유기 발광층은 애노드 전극(11) 상에 차례로 적층되는 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층을 포함하여 형성될 수 있다. 이때, 유기 발광층은 텐덤(tandem) 구조로 이루어질 수 있다. 이 경우, 유기 발광층은 복수 개로 구비되고, 연결층(interconnecting layer)을 매개로 교번 배치될 수 있다.
이와 같은 구조로 유기 발광 디스플레이가 이루어짐에 따라, 애노드 전극(11)과 캐소드 전극 사이에 순방향 전압이 인가되면, 캐소드 전극으로부터 전자가 전자 주입층 및 전자 수송층을 통해 발광층으로 이동하게 되고, 애노드 전극(11)으로부터 정공이 정공 주입층 및 정공 수송층을 통해 발광층으로 이동하게 된다. 그리고 발광층 내로 주입된 전자와 정공은 발광층에서 재결합하여 엑시톤(exciton)을 생성하고, 이러한 엑시톤이 여기상태(excited state)에서 기저상태(ground state)로 전이하면서 빛을 방출하게 되는데, 이때, 방출되는 빛의 밝기는 애노드 전극(11)과 캐소드 전극 사이에 흐르는 전류량에 비례하게 된다.
본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터(Tr)는 이러한 유기 발광 디스플레이를 구동시키기 위한 2Tr-1Cap 구조에 적용될 수 있다.
계속해서 도 1 내지 도 3을 참조하면, 이러한 단채널 수직 트랜지스터(Tr)는 기판(110), 제1 전극, 제1 층간 절연막(130), 게이트 전극(140), 액티브층(150), 제2 층간 절연막(160) 및 제2 전극을 포함하여 형성될 수 있다.
이때, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터(Tr)는, 상기 게이트 전극(140)에 문턱 전압 이상의 전압이 인가되면, 기판(110)의 두께 방향인 제1 전극에서 제2 전극으로 채널이 ON될 수 있다.
상기 기판(110)은 유리(glass) 및 플라스틱(plastic) 계열의 물질 중 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 플라스틱 계열인 경우, 상기 기판(110)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate) 중 적어도 하나의 물질을 포함하여 이루어질 수 있다. 만약 상기 기판(110)이 플라스틱 계열로 이루어지는 경우, 유연한 특성을 가질 수 있다.
다만, 상기 기판(110)이 유리 계열로 이루어진 경우에도, 유연한 특성을 가질 수 있음은 물론이다.
상기 제1 전극은 기판(110) 상에 형성될 수 있다. 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터(Tr)가 스위칭 트랜지스터(S-Tr)로 구비되는 경우, 상기 제1 전극은 소스 전극(120)으로 이루어질 수 있다.
본 발명의 일 실시 예에 따르면, 이와 같이 제1 전극을 이루는 소스 전극(120)은 기판(110) 상에서 게이트 전극(140)을 이루는 스캔 라인(scan line; SL)과 교차되는 데이터 라인(data line; DL)일 수 있다.
또한, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터(Tr)가 드라이빙 트랜지스터(D-Tr)로 구비되는 경우, 상기 제1 전극은 스위칭 트랜지스터(S-Tr)와 마찬가지로, 소스 전극(120)으로 이루어질 수 있다.
이때, 본 발명의 일 실시 예에 따르면, 이와 같이 제1 전극을 이루는 소스 전극(120)은 기판(110) 상에 형성되는 데이터 라인(DL), 즉, 스위칭 트랜지스터(S-Tr)에서 소스 전극으로 작용하는 데이터 라인(DL)과 평행하게 배치되는 전원 라인(VDD; VL)일 수 있다.
본 발명의 일 실시 예에 따르면, 이러한 제1 전극을 이루는 소스 전극(120)은 n-Si로 이루어질 수 있다.
상기 제1 층간 절연막(130)은 소스 전극(120)을 덮는 형태로 기판(110) 상에 형성될 수 있다. 즉, 스위칭 트랜지스터(S-Tr) 측에서는 상기 제1 층간 절연막(130)이 제1 전극을 이루는 소스 전극(120)으로 작용하는 데이터 라인(DL)을 덮는 형태로 형성될 수 있다.
또한, 드라이빙 트랜지스터(D-Tr) 측에서는 상기 제1 층간 절연막(130)이 제1 전극을 이루는 소스 전극(120)으로 작용하는 전원 라인(VL)을 덮는 형태로 형성될 수 있다.
이러한 제1 층간 절연막(130)은 산화막 재질로 이루어질 수 있다. 예를 들어, 제1 층간 절연막(130)은 SiO2로 이루어질 수 있다. 하지만, 이는 일례일 뿐, 제1 층간 절연막(130)은 SiO2 외에도 다양한 금속 산화물 중에서 선택될 수 있음은 물론이다.
한편, 본 발명의 일 실시 예에 따르면, 상기 제1 층간 절연막(130)은 일측에 상기 소스 전극(120)을 상측으로 노출시키는 제1 홀(131)을 가질 수 있다. 이때, 예를 들어, 상기 제1 홀(131)은 상측으로 갈수록 직경이 점차 증가되는 형태로 이루어질 수 있다.
이러한 제1 홀(131)은 후술되는 게이트 전극(140)의 제2 홀(141)과 수직 방향으로 단일 홀을 이룰 수 있다. 본 발명의 일 실시 예에 따르면, 상기 제1 홀(131)과 제2 홀(141)이 이루는 단일 홀은 채널(CH) 영역을 정의하며, 액티브층(150)의 형성 공간을 제공할 수 있다.
상기 게이트 전극(140)은 제1 층간 절연막(130) 상에 형성될 수 있다. 상기 게이트 전극(140)은 상기 제1 전극(120)과 수직 방향으로 중첩되는 제1 층간 절연막(130)의 일측에 형성될 수 있다.
본 발명의 일 실시 예에 따르면, 상기 게이트 전극(140)은 기판(110) 상에서 소스 전극(120)인 제1 전극을 이루는 데이터 라인(DL)과 교차되는 스캔 라인(SL)일 수 있다. 상기 게이트 전극(140)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W) 중 적어도 하나의 금속으로 이루어질 수 있고, 단층 또는 복수의 금속이 적층하는 구조를 가질 수 있다.
한편, 본 발명의 일 실시 예에 따르면, 상기 게이트 전극(140)은 일측에 제1 층간 절연막(130)에 구비되는 제1 홀(131)과 단일 홀을 이루는 제2 홀(141)을 가질 수 있다. 이때, 예를 들어, 상기 제2 홀(141)은 상측으로 갈수록 직경이 점차 증가되는 형태로 이루어질 수 있다.
본 발명의 일 실시 예에 따르면, 상기 제2 홀(141)의 하단 직경은 상기 제1 홀(131)의 상단 직경과 동일할 수 있다. 또한, 단면을 기준으로, 상기 제2 홀(141)의 내경면과 상기 제1 홀(131)의 내경면 기울기는 동일할 수 있다. 이에 따라, 제1 홀(131)과 제2 홀(141)이 수직 방향으로 단일 홀을 이룰 때, 단일 홀은 단차 혹은 굴곡 없는 내경면을 가질 수 있다.
상기 액티브층(150)은 제1 층간 절연막(130)에 구비되는 제1 홀(131)과 게이트 전극(140)에 구비되는 제2 홀(141)이 수직 방향으로 이루는 단일 홀에 형성될 수 있다. 이에 따라, 액티브층(150)은 상기 단일 홀 형상으로 형성될 수 있다. 예를 들어, 액티브층(150)은 상측으로 갈수록 직경이 점차 증가되는 원뿔 형상으로 형성될 수 있다.
이러한 액티브층(150)은 단일 홀에 의해 구획되는 채널(CH)을 구비할 수 있다. 또한, 상기 액티브층(150)은 제1 전극을 이루는 소스 전극(120)과 연결될 수 있다. 즉, 상기 액티브층(150)은 하측으로 소스 전극(120)에 전기적으로 접속될 수 있다. 또한, 상기 액티브층(150)은 상측으로 제2 전극에 접속될 수 있다.
본 발명의 일 실시 예에 따르면, 제1 전극을 이루는 소스 전극(120)과 제2 전극을 이루는 드레인 전극(170) 사이에 위치되는 액티브층(150)의 두께가 채널(CH)의 길이(L)로 정의될 수 있다. 예를 들어, 상기 채널(CH)의 길이(L)는 50㎚ 내지 200㎚이고, 상기 채널(CH)의 폭(W)은 100㎚ 내지 300㎚일 수 있다.
본 발명의 일 실시 예에 따르면, 단채널 수직 트랜지스터(Tr)가 스위칭 트랜지스터(S-Tr)인 경우, 데이터 라인(DL)은 제1 전극을 이루는 소스 전극(120)이 되고, 스캔 라인(SL)은 게이트 전극(140)이 된다. 이에 따라, 상기 채널(CH)은 데이터 라인(DL)과 스캔 라인(SL)이 교차되는 부분에 형성될 수 있다.
이때, 상기 채널(CH)의 폭(W)은 기판(110) 상에 형성되는 데이터 라인(DL) 및 스캔 라인(SL)의 선 폭보다 좁을 수 있다.
본 발명의 일 실시 예에 따르면, 이러한 채널(CH)을 구비하는 액티브층(150)은 다결정 실리콘 또는 금속 산화물 반도체로 이루어질 수 있다.
상기 금속 산화물 반도체는 In, Ga, Zn, Sn 등과 같은 다양한 금속을 포함하는 산화물 반도체일 수 있다. 예를 들어, 금속 산화물 반도체는 InGaZnO, InGaSnO, InZnSnO, InZnO, InSnO, ZnSnO 및 InGaZnSnO를 포함하는 금속 산화물 반도체 후보 물질군 중에서 선택된 어느 하나로 이루어질 수 있다.
상기 제2 층간 절연막(160)은 스위칭 트랜지스터(S-Tr)의 경우, 제1 층간 절연막(130)과 게이트 전극(140)을 덮는 형태로 형성될 수 있다. 또한, 상기 제2 층간 절연막(160)은 드라이빙 트랜지스터(D-Tr)의 경우, 제1 층간 절연막(130)을 덮는 형태로 형성될 수 있다.
이때, 드라이빙 트랜지스터(D-Tr)의 경우, 제2 층간 절연막(160)은 제1 층간 절연막(130)에 형성되어 있는 제1 홀(131), 게이트 전극으로 작용하는 전극(170)에 형성되어 있는 홀과 수직 방향으로 정렬되어 단일 홀을 이루는 홀을 일측에 가질 수 있다. 상기 단일 홀은 드라이빙 트랜지스터(D-Tr)의 액티브층(150)이 형성되는 공간을 제공할 수 있다.
한편, 스위칭 트랜지스터(S-Tr)의 경우, 상기 제2 층간 절연막(160)은 제1 층간 절연막(130)에 형성되어 있는 제1 홀(131)과 게이트 전극(140)에 형성되어 있는 제2 홀(141)이 수직으로 정렬되어 이루는 단일 홀의 내경면과 액티브층(150)의 외경면 사이에 형성될 수 있다.
이러한 제2 층간 절연막(160)은 제1 층간 절연막(130)과 마찬가지로 산화막 재질로 이루어질 수 있다. 예를 들어, 제2 층간 절연막(160)은 Al2O3로 이루어질 수 있다. 하지만, 제2 층간 절연막(160)은 Al2O3 외에도 다양한 금속 산화물 중에서 선택될 수 있음은 물론이다.
상기 제2 전극은 액티브층(150) 상에 형성되어 액티브층(150)과 연결될 수 있다. 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터(Tr)가 스위칭 트랜지스터(S-Tr)로 구비되는 경우, 제1 전극은 소스 전극(120)으로 이루어지고, 제2 전극은 드레인 전극(170)으로 이루어질 수 있다.
이때, 본 발명의 일 실시 예에 따르면, 제1 전극을 이루는 소스 전극(120)과 제2 전극을 이루는 드레인 전극(170) 사이에 위치되는 액티브층(150)의 두께가 채널(CH)의 길이(L)로 정의될 수 있다.
상기 제2 전극을 이루는 드레인 전극(170)에서, 드라이빙 트랜지스터(D-Tr) 측으로 연장된 부분은 드라이빙 트랜지스터(D-Tr)의 게이트 전극 및 커패시터로 작용할 수 있다. 이때, 드라이빙 트랜지스터(D-Tr)의 게이트 전극 및 커패시터로 작용하는, 스위칭 트랜지스터(S-Tr)의 드레인 전극(170)의 연장 부분의 일측에는 제1 층간 절연막(130)에 형성되어 있는 제1 홀, 상기 제1 홀과 수직 정렬되는, 제2 층간 절연막(160)에 형성되어 있는 홀과 수직 방향으로 정렬되어 단일 홀을 이루는 홀을 일측에 가질 수 있다.
또한, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터(Tr)가 드라이빙 트랜지스터(D-Tr)로 구비되는 경우, 제1 전극은 소스 전극(120)으로 이루어지고, 제2 전극은 유기발광소자의 애노드 전극(11)으로 이루어질 수 있다.
이 경우에도, 제1 전극을 이루는 소스 전극(120)과 제2 전극을 이루는 애노드 전극(11) 사이에 위치되는 액티브층(150)의 두께가 채널(CH)의 길이(L)로 정의될 수 있다.
한편, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터(Tr)는 보호막(180)을 더 포함할 수 있다. 상기 보호막(180)은 스위칭 트랜지스터(S-Tr)의 경우, 상측으로 노출되는 제2 층간 절연막(160) 및 제2 전극을 이루는 드레인 전극(170)을 덮는 형태로 형성될 수 있다.
또한, 상기 보호막(180)은 드라이빙 트랜지스터(D-Tr)의 경우, 제2 전극을 이루는 애노드 전극(11)과 게이트 전극으로 작용하는 전극(170) 사이 및 액티브층(150)의 둘레면에 형성될 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터(Tr)는 액티브층(150)의 하단과 상단에 수직 방향으로 제1 전극과 제2 전극이 정렬되어 있다.
이에 따라, 게이트 전극(140)에 문턱 전압 이상의 전압이 인가되면, 기판(110)의 두께 방향인 제1 전극에서 제2 전극으로 채널(CH)이 ON될 수 있다.
한편, 도 4 내지 도 6에 도시된 바와 같이, 전술한 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터(Tr)는 문턱 전압 보상을 위한 6Tr-1Cap 구조에 적용될 수 있다.
여기서, 상기 6Tr-1Cap 구조는 6개의 단채널 수직 트랜지스터(T1 내지 T6)와 1개의 커패시터(Cst)가 연결되어 있는 회로 구조를 의미한다.
본 발명의 일 실시 예에 따른 유기 발광 디스플레이는 M(1 이상의 양의 정수) × N(1 이상의 양의 정수) 개의 픽셀로 구획되는 기판(110)과, 상기 M × N 개의 픽셀들 중 적어도 하나의 픽셀에 구비되되, 유기 발광층을 발광시키기 위한 적어도 2개 이상의 트랜지스터를 포함할 수 있다. 이때, 상기 적어도 2개 이상의 트랜지스터 각각의 채널층(150)은 기판(110)의 두께 방향으로 연속적으로 채널 경로를 형성할 수 있다.
예를 들어, 도 5 및 도 6을 참조하면, 6Tr-1Cap 구조의 경우, 세 개의 단채널 수직 트랜지스터 T5, T1, T6 각각의 액티브층(150)이 직렬 연결되어 기판(110)의 두께 방향으로 연속적으로 채널 경로를 형성할 수 있다. 이때, 액티브층(150)과 게이트 전극(140) 사이에는 절연막(160)이 형성될 수 있다. 여기서, 도 6은 도 5의 구조를 보다 구체화하여 나타낸 것이다.
이하, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터 제조 방법에 대하여, 도 7 내지 도 18을 참조하여 설명하기로 한다. 여기서, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터 제조 방법은 2Tr-1Cap 구조에 적용되는 단채널 수직 트랜지스터 제조 방법을 예시하기로 한다.
도 7은 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터 제조 방법을 나타낸 흐름도이고, 도 8 내지 도 10은 도 7의 S110 단계를 설명하기 위한 모식도들이며, 도 11은 도 7의 S120 단계를 설명하기 위한 모식도이고, 도 12는 도 7의 S130 단계를 설명하기 위한 모식도이며, 도 13은 도 7의 S140 단계를 설명하기 위한 모식도이고, 도 14는 도 7의 S150 단계를 설명하기 위한 모식도이며, 도 15 내지 도 18은 드라이빙 트랜지스터 형성 공정을 차례로 나타낸 모식도들이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터 제조 방법은 S110 단계 내지 S150 단계를 포함할 수 있다.
S110 단계
먼저, 상기 S110 단계에는 기판(110) 상에 제1 전극을 형성할 수 있다. S110 단계에서는 유리(glass) 및 플라스틱(plastic) 계열의 물질 중 적어도 하나의 물질로 이루어진 기판(110)을 준비할 수 있다.
예를 들어, S110 단계에서는 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate) 중 적어도 하나의 물질을 포함하여 이루어진 기판(110)을 준비할 수 있다.
도 8을 참조하면, 상기 S110 단계에서는 이러한 기판(110) 상에 제1 전극을 이루는 소스 전극(120)을 형성할 수 있다.
이때, 본 발명의 일 실시 예에 따르면, 스위칭 트랜지스터(S-Tr)의 경우, 데이터 라인(DL)이 제1 전극을 이루는 소스 전극(120)이 되고, 드라이빙 트랜지스터(D-Tr)의 경우, 전원 라인(VL)이 제1 전극을 이루는 소스 전극(120)이 되므로, S110 단계에서는 기판(110) 상의 스위칭 트랜지스터(S-Tr) 영역에는 데이터 라인(DL)을 형성하고, 기판(110) 상의 드라이빙 트랜지스터(D-Tr) 영역에는 데이터 라인(DL)과 평행한 전원 라인(VL)을 형성할 수 있다. S110 단계에서는 n-Si로, 상기 데이터 라인(DL)과 전원 라인(VL)을 형성할 수 있다.
그 다음, 도 9를 참조하면, 상기 S110 단계에는 상기 데이터 라인(DL)과 전원 라인(VL)을 덮는 형태로, 기판(110) 상에 제1 층간 절연막(130)을 형성할 수 있다. 상기 S110 단계에서는 상기 제1 층간 절연막(130)을 SiO2로 형성할 수 있다.
그 다음, 도 10을 참조하면, 상기 S110 단계에서는 스위칭 트랜지스터(S-Tr) 영역의 제1 층간 절연막(130) 상에 게이트 전극(140)을 형성할 수 있다.
이때, 본 발명의 일 실시 예에 따르면, 스캔 라인(SL)이 게이트 전극(140)이 되므로, S110 단계에서는 스위칭 트랜지스터(S-Tr) 영역의 제1 층간 절연막(130) 상에 스캔 라인(SL)을 형성할 수 있다.
S110 단계에서는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W) 중 적어도 하나의 금속으로 상기 스캔 라인(SL)을 형성할 수 있다.
S120 단계
도 11을 참조하면, 상기 S120 단계에서는 스위칭 트랜지스터(S-Tr) 영역의 제1 전극을 이루는 소스 전극(120)이 노출되도록 게이트 전극(140)과 소스 전극(120)이 중첩되는 부분에 채널 홀(H)을 형성할 수 있다.
이를 위해, S120 단계에서는 예를 들어, 포토리소그래피 공정을 통하여, 게이트 전극(140)과 제1 층간 절연막(130)을 패터닝할 수 있다. 여기서, 포토리소그래피 공정은 노광, 현상, 식각, 스트립 및 에싱 등과 같은 통상적인 공정을 거쳐 진행되므로, 이에 대해 상세한 설명은 생략하기로 한다.
이에 따라, 제1 층간 절연막(130)의 일측과, 이와 대응되는 게이트 전극(140)의 일측에는 각각 홀이 형성되고, 이러한 각각의 홀이 수직으로 정렬된 채널 홀(H)이 형성될 수 있다.
S130 단계
도 12를 참조하면, 상기 S130 단계에서는 제1 층간 절연막(130), 게이트 전극(140) 및 채널 홀(H)을 덮는 형태로 제2 층간 절연막(160)을 형성할 수 있다. 이때, S130 단계에서는 상기 채널 홀(H)의 바닥 부분, 즉, 노출된 소스 전극(120)의 표면을 제외한 전 영역을 덮는 형태로 제2 층간 절연막(160)을 형성할 수 있다. S130 단계에서는 제1 층간 절연막(130), 게이트 전극(140) 및 채널 홀(H)을 덮는 형태로 제2 층간 절연막(160)을 형성한 후 상기 채널 홀(H)의 바닥 부분에 형성되어 있는 제2 층간 절연막(160)을 제거하여, 소스 전극(120)이 상기 채널 홀(H)을 통하여 상측으로 노출되도록 할 수 있다.
본 발명의 일 실시 예에 따르면, S130 단계에서는 원자층 증착법(ALD)을 통하여 상기 제2 층간 절연막(160)을 형성할 수 있다. S130 단계에서는 Al2O3로 상기 제2 층간 절연막(160)을 형성할 수 있다.
S140 단계
도 13을 참조하면, 상기 S140 단계에서는 내경면에 제2 층간 절연막(160)이 형성되어 있는 채널 홀(H)에 액티브층(150)을 형성할 수 있다.
S140 단계에서는 원자층 증착법(ALD)을 통하여 액티브층(150)을 형성할 수 있다. 이때, S140 단계에서는 다결정 실리콘 또는 금속 산화물 반도체로, 상기 액티브층(150)을 형성할 수 있다. 예를 들어, 금속 산화물 반도체는 In, Ga, Zn, Sn 등과 같은 다양한 금속을 포함하는 산화물 반도체일 수 있다.
예를 들어, 금속 산화물 반도체는 InGaZnO, InGaSnO, InZnSnO, InZnO, InSnO, ZnSnO 및 InGaZnSnO를 포함하는 금속 산화물 반도체 후보 물질군 중에서 선택된 어느 하나로 이루어질 수 있다.
S150 단계
도 13을 참조하면, 상기 S140 단계에서는 액티브층(150) 상에 제2 전극을 이루는 드레인 전극(170)을 형성할 수 있다. 이때, S140 단계에서는 상기 드레인 전극(170)을 드라이빙 트랜지스터(D-Tr) 영역까지 형성할 수 있다.
드라이빙 트랜지스터(D-Tr) 영역에 형성되는 드레인 전극(170)의 일측 부분은 드라이빙 트랜지스터(D-Tr)에서 게이트 전극 및 커패시터(Cst)로 작용하게 된다.
스위칭 트랜지스터(S-Tr)를 기준으로 보면, 액티브층(150)의 하단과 상단에 수직 방향으로, 제1 전극을 이루는 소스 전극(120)과 제2 전극을 이루는 드레인 전극(170)이 정렬된다.
이에 따라, 게이트 전극(140)에 문턱 전압 이상의 전압이 인가되면, 기판(110)의 두께 방향인 제1 전극을 이루는 소스 전극(120)에서 제2 전극을 이루는 드레인 전극(170)으로 채널(CH)이 ON될 수 있다.
이때, 본 발명의 일 실시 예에 따르면, 스위칭 트랜지스터(S-Tr)의 경우, 제1 전극을 이루는 소스 전극(120)과 제2 전극을 이루는 드레인 전극(170) 사이에 위치되는 액티브층(150)의 두께가 채널(CH)의 길이(L)로 정의될 수 있다.
한편, 도 15를 참조하면, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터 제조 방법에서는, 스위칭 트랜지스터(S-Tr) 영역에서, 제2 전극을 이루는 드레인 전극(170) 형성 공정이 완료되면, 드라이빙 트랜지스터(D-Tr) 영역에 드라이빙 트랜지스터(D-Tr)의 액티브층(150)을 형성하기 위하여, 전원 라인(VL)이며 제1 전극을 이루는 소스 전극(120)이 상측으로 노출되도록 게이트 전극(170)과 소스 전극(120)이 중첩되는 부분에 예를 들어, 포토리소그래피 공정으로 패터닝하여, 채널 홀(H)을 형성할 수 있다.
여기서, 상기 게이트 전극(170)은 스위칭 트랜지스터(S-Tr)에서는 드레인 전극(170)으로 작용할 수 있다.
그 다음, 도 16을 참조하면, 본 발명의 일 실시 예에 따른 단채널 수직 트랜지스터 제조 방법에서는, 상측으로 노출되는 제2 층간 절연막(160) 및 스위칭 트랜지스터(S-Tr)에서 제2 전극을 이루는 드레인 전극(170), 드라이빙 트랜지스터(D-Tr)의 게이트 전극(170) 및 커패시터(Cst), 그리고 채널 홀(H)을 덮는 형태로, 보호막(180)을 형성할 수 있다. 상기 단채널 수직 트랜지스터 제조 방법에서는, 원자층 증착법(ALD)을 통하여 상기 보호막(180)을 형성할 수 있다.
그리고 상기 단채널 수직 트랜지스터 제조 방법에서는 상기 채널 홀(H)의 바닥 부분에 형성되어 있는 보호막(180)을 제거하여, 소스 전극(120)이 상기 채널 홀(H)을 통하여 상측으로 노출되도록 할 수 있다.
그 다음, 도 17을 참조하면, 내경면에 보호막(180)이 형성되어 있는 채널 홀(H)에 액티브층(150)을 형성할 수 있다. 이때, 단채널 수직 트랜지스터 제조 방법에서는 원자층 증착법(ALD)을 통하여 액티브층(150)을 형성할 수 있다. 상기 S140 단계에서는 다결정 실리콘 또는 금속 산화물 반도체로, 상기 액티브층(150)을 형성할 수 있다. 예를 들어, 금속 산화물 반도체는 In, Ga, Zn, Sn 등과 같은 다양한 금속을 포함하는 산화물 반도체일 수 있다.
예를 들어, 금속 산화물 반도체는 InGaZnO, InGaSnO, InZnSnO, InZnO, InSnO, ZnSnO 및 InGaZnSnO를 포함하는 금속 산화물 반도체 후보 물질군 중에서 선택된 어느 하나로 이루어질 수 있다.
이때, 본 발명의 일 실시 예에 따르면, 스위칭 트랜지스터(S-Tr)의 액티브층(150)을 다결정 실리콘으로 형성한 경우, 드라이빙 트랜지스터(D-Tr)의 액티브층(150)은 금속 산화물 반도체로 형성할 수 있다.
반대로, 스위칭 트랜지스터(S-Tr)의 액티브층(150)을 금속 산화물 반도체로 형성한 경우, 드라이빙 트랜지스터(D-Tr)의 액티브층(150)은 다결정 실리콘으로 형성할 수 있다.
마지막으로, 도 18을 참조하면, 드라이빙 트랜지스터(D-Tr)의 액티브층(150) 상에 제2 전극을 이루는 유기발광소자의 애노드 전극(11)을 형성할 수 있다.
드라이빙 트랜지스터(D-Tr)를 기준으로 보면, 액티브층(150)의 하단과 상단에 수직 방향으로, 제1 전극을 이루는 소스 전극(120)과 제2 전극을 이루는 애노드 전극(111)이 정렬된다.
이에 따라, 게이트 전극(170)에 문턱 전압 이상의 전압이 인가되면, 기판(110)의 두께 방향인 제1 전극을 이루는 소스 전극(120)에서 제2 전극을 이루는 애노드 전극(11)으로 채널(CH)이 ON될 수 있다.
이때, 본 발명의 일 실시 예에 따르면, 드라이빙 트랜지스터(D-Tr)의 경우, 제1 전극을 이루는 소스 전극(120)과 제2 전극을 이루는 애노드 전극(11) 사이에 위치되는 액티브층(150)의 두께가 채널(CH)의 길이(L)로 정의될 수 있다.
이와 같이, 애노드 전극(11) 형성 공정이 완료되면, 유기 발광 디스플레이를 구동시키기 위한, 스위칭 트랜지스터(S-Tr) 및 드라이빙 트랜지스터(D-Tr)로 구비되는 2개의 단채널 수직 트랜지스터(Tr)와 1개의 커패시터(Cst)가 연결되어 논리 회로를 이루는 2Tr-1Cap 구조가 만들어질 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
Tr: 단채널 수직 트랜지스터
110; 기판
120; 제1 전극
130; 제1 층간 절연막
131; 제1 홀
140; 게이트 전극
141; 제2 홀
150; 액티브층
160; 제2 층간 절연막
170; 제2 전극
180; 보호막
DL; 데이터 라인
SL; 스캔 라인
VL; 전원 라인

Claims (14)

  1. M(1 이상의 양의 정수) × N(1 이상의 양의 정수) 개의 픽셀로 구획되는 기판;
    상기 M × N 개의 픽셀들 중 적어도 하나의 픽셀에 구비되되, 유기 발광층을 발광시키기 위한 적어도 2개 이상의 트랜지스터;를 포함하되,
    상기 적어도 2개 이상의 트랜지스터 각각의 액티브층은 상기 기판의 두께 방향으로 연속적으로 채널 경로를 형성하는, 디스플레이.
  2. 제1 항에 있어서,
    상기 트랜지스터는,
    상기 기판 상에 형성되는 제1 전극;
    상기 제1 전극을 덮는 형태로 형성되되, 일측에 상기 제1 전극을 상측으로 노출시키는 제1 홀을 가지는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성되되, 일측에 상기 제1 홀과 단일 홀을 이루는 제2 홀을 가지는 게이트 전극;
    상기 단일 홀에 형성되고, 채널을 구비하며, 상기 제1 전극과 연결되는 상기 액티브층;
    상기 제1 층간 절연막과 게이트 전극을 덮으며, 상기 단일 홀의 내경면과 상기 액티브층의 외경면 사이에 형성되는 제2 층간 절연막; 및
    상기 액티브층 상에 형성되어 상기 액티브층과 연결되는 제2 전극;을 포함하되,
    상기 게이트 전극에 문턱 전압 이상의 전압이 인가되면, 상기 기판의 두께 방향인 상기 제1 전극에서 제2 전극으로 채널이 ON되는, 디스플레이.
  3. 제2 항에 있어서,
    상기 채널의 폭(W)은 상기 기판 상에 형성되는 데이터 라인 및 스캔 라인의 선 폭보다 좁은, 디스플레이.
  4. 제3 항에 있어서,
    상기 채널은 상기 데이터 라인과 스캔 라인의 교차되는 부분에 형성되며, 상기 데이터 라인은 상기 제1 전극이 되고, 상기 스캔 라인은 상기 게이트 전극이 되는, 디스플레이.
  5. 제2 항에 있어서,
    상기 트랜지스터는 스위칭 트랜지스터로 구비되며,
    상기 제1 전극은 소스 전극으로 이루어지고, 상기 제2 전극은 드레인 전극으로 이루어지되, 상기 제1 전극과 제2 전극 사이에 위치되는 상기 액티브층의 두께가 채널의 길이(L)로 정의되는, 디스플레이.
  6. 제5 항에 있어서,
    상기 채널의 길이(L)는 50㎚ 내지 200㎚이고, 상기 채널의 폭(W)은 100㎚ 내지 300㎚인, 디스플레이.
  7. 제5 항에 있어서,
    상기 제1 전극은 상기 기판 상에서 상기 게이트 전극을 이루는 스캔 라인과 교차되는 데이터 라인인, 디스플레이.
  8. 제5 항에 있어서,
    상기 제2 층간 절연막 및 상기 제2 전극을 덮는 형태로 형성되는 보호막을 더 포함하는, 디스플레이.
  9. 제2 항에 있어서,
    상기 트랜지스터는 드라이빙 트랜지스터로 구비되며,
    상기 제1 전극은 소스 전극으로 이루어지고, 상기 제2 전극은 유기발광소자의 애노드 전극으로 이루어지되, 상기 제1 전극과 제2 전극 사이에 위치되는 상기 액티브층의 두께가 채널의 길이(L)로 정의되는, 디스플레이.
  10. 제9 항에 있어서,
    상기 제1 전극은 상기 기판 상에 형성되는 데이터 라인과 평행하게 배치되는 전원 라인인, 디스플레이.
  11. 제2 항에 있어서,
    상기 액티브층은 다결정 실리콘 또는 금속 산화물 반도체로 이루어지는, 디스플레이.
  12. 제11 항에 있어서,
    상기 금속 산화물 반도체는 InGaZnO, InGaSnO, InZnSnO, InZnO, InSnO, ZnSnO 및 InGaZnSnO를 포함하는 금속 산화물 반도체 후보 물질군 중에서 선택된 어느 하나로 이루어지는, 디스플레이.
  13. 제1 항에 있어서,
    상기 액티브층과 연결되는 애노드 전극;
    상기 애노드 전극 상에 형성되는 유기 발광층; 및
    상기 유기 발광층 상에 상기 애노드 전극과 대향되게 형성되는 캐소드 전극을 더 포함하는, 디스플레이.
  14. 삭제
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