CN210607259U - 显示基板和显示装置 - Google Patents

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Abstract

本实用新型提供了一种显示基板和显示装置。显示基板包括包括在基底上叠设的第一金属层、第一绝缘层、金属氧化物层、第二绝缘层和第二金属层；金属氧化物层包括第一图形、第二图形和电容图形，第一金属层包括第一极板，第一极板与所述电容图形至少存在第一交叠区域，以形成第一存储电容，第二金属层包括第二极板，所述第二极板与电容图形至少存在第二交叠区域，以形成第二存储电容，第一极板和第二极板的电位相同。本实用新型通过金属氧化物层与第一极板和第二极板分别形成并联的第一存储电容和第二存储电容，有效增大了存储电容的容量，在保证显示品质的前提下，有效增大存储电容容量，有利于实现高分辨率显示。

Description

显示基板和显示装置
技术领域
本实用新型涉及显示技术领域，具体涉及一种显示基板和显示装置。
背景技术
有机发光二极管显示装置(Organic Light Emitting Diode，OLED)具有超薄、大视角、主动发光、高亮度、发光颜色连续可调、成本低、响应速度快、低功耗、工作温度范围宽及可柔性显示等优点，已逐渐成为极具发展前景的下一代显示技术。依据驱动方式的不同，OLED可分为无源矩阵驱动(Passive Matrix，PM)型和有源矩阵驱动(Active Matrix，AM)型两种，其中AMOLED是电流驱动器件，采用独立的薄膜晶体管(Thin Film Transistor，TFT)控制每个子像素，每个子像素皆可以连续且独立的驱动发光。
对于AMOLED，从一帧的数据写入到下一帧的数据写入，驱动晶体管的栅电极电压由存储电容来维持。由于晶体管存在漏电流，存储电容所存储的电压会逐渐减小，造成晶体管的栅电极电位改变，进而影响到流过有机电致发光二极管的电流，影响子像素的发光亮度。为此，通常将存储电容的容量设计得足够大来增加电压的持续时间。
但随着高分辨率(PPI)显示技术的发展，像素尺寸越来越小，布图空间缩小导致设置存储电容的空间更为紧张，严重限制了存储电容容量的增加。虽然相关技术提出了一些解决方案，但这些解决方案均存在降低显示品质的缺陷。
实用新型内容
本实用新型实施例所要解决的技术问题是，提供一种显示基板和显示装置，在保证显示品质的前提下有效增大存储电容容量。
为了解决上述技术问题，本实用新型实施例提供了一种显示基板，包括基底以及在所述基底上设置的多个对应不同颜色的子像素，所述每个子像素包括像素驱动电路和电连接所述像素驱动电路的有机电致发光二极管；
所述像素驱动电路包括第一晶体管，第二晶体管和存储电容，所述第一晶体管的栅电极耦接于第一扫描线，所述第一晶体管的第一极耦接于数据线，所述第一晶体管的第二极耦接于所述第二晶体管的栅电极；所述第二晶体管的第一极耦接于第一电源电压线，所述第二晶体管的第二极耦接于所述有机电致发光二极管的第一极，所述有机电致发光二极管的第二极耦接于第二电源电压线；所述存储电容的第一极与所述第二晶体管的栅电极耦接，所述存储电容的第二极与所述第二晶体管的第二极耦接，所述存储电容用于存储所述第二晶体管的栅电极的电位；
在垂直于所述基底的方向上，所述显示基板包括叠设的第一金属层、第一绝缘层、金属氧化物层、第二绝缘层和第二金属层；
所述金属氧化物层包括第一图形、第二图形和电容图形，所述第一图形作为所述第一晶体管的有源层，所述第二图形作为所述第二晶体管的有源层，所述电容图形作为所述存储电容的第一极；
所述第一金属层包括第一极板，所述第一极板在基底上的正投影与所述电容图形在基底上的正投影至少存在第一交叠区域，以形成第一存储电容；
所述第二金属层包括第二极板，所述第二极板在基底上的正投影与所述电容图形在基底上的正投影至少存在第二交叠区域，以形成第二存储电容；
所述第一极板和第二极板的电位相同。
可选地，所述第二图形在基底上的正投影与第一极板在基底上的正投影存在交叠区域。
可选地，所述第一绝缘层与第二绝缘层之间还包括栅绝缘层，所述栅绝缘层的厚度小于第二绝缘层的厚度。
可选地，所述第一绝缘层的厚度小于所述栅绝缘层和第二绝缘层的厚度之和。
可选地，所述第一金属层与第二金属层之间还包括栅金属层，所述第二金属层的厚度大于栅金属层的厚度。
可选地，所述第一晶体管的沟道宽长比小于所述第二晶体管的沟道宽长比。
可选地，所述第一电源电压线的电压大于第二电源电压线的电压，所述数据线的最大电压小于第一扫描线的最大电压，所述数据线的最大电压小于第一电源电压线的电压。
可选地，所述第一图形在基底上的正投影与电容图形在基底上的正投影间隔设置，所述第一图形在基底上的正投影与第一极板在基底上的正投影间隔设置。
可选地，所述第一图形和电容图形为一体结构。
本实用新型实施例还提供了一种显示装置，包括上述显示基板。
本实用新型实施例提供了一种显示基板和显示装置，通过金属氧化物层与第一金属层的第一极板和第二金属层的第二极板分别形成第一存储电容和第二存储电容，且第一极板和第二极板的电位相同，因而形成并联的第一存储电容和第二存储电容，有效增大了存储电容的容量，在保证显示品质的前提下，有效增大存储电容容量，有利于实现高分辨率显示。
当然，实施本实用新型的任一产品或方法并不一定需要同时达到以上所述的所有优点。本实用新型的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本实用新型而了解。本实用新型实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本实用新型技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本实用新型的技术方案，并不构成对本实用新型技术方案的限制。
图1为OLED像素驱动电路的等效电路示意图；
图2a为本实用新型显示基板一个实施例的结构示意图；
图2b为图2a中A-A向的剖面图；
图3a为本实用新型形成第一金属层图案后的示意图；
图3b为图3a中A-A向的剖面图；
图4a为本实用新型形成有源层和电容极板图案后的示意图；
图4b为图4a中A-A向的剖面图；
图5a为本实用新型形成栅电极图案后的示意图；
图5b为图5a中A-A向的剖面图；
图6a为本实用新型形成第二绝缘层图案后的示意图；
图6b为图6a中A-A向的剖面图；
图7a为本实用新型显示基板另一个实施例的结构示意图；
图7b为图7a中A-A向的剖面图；
图8a为本实用新型显示基板又一个实施例的结构示意图；
图8b为图8a中A-A向的剖面图；
图9a为本实用新型显示基板又一个实施例的结构示意图；
图9b为图9a中A-A向的剖面图；
图10a为本实用新型显示基板又一个实施例的结构示意图；
图10b为图10a中A-A向的剖面图；
图11为本实用新型显示基板的整体布局图。
附图标记说明:
10—基底； 11—第一极板； 12—第一绝缘层；
13—第一有源层； 14—电容极板； 15—栅绝缘层；
16—第一栅电极； 17—第二绝缘层； 18—第一源电极；
19—第一漏电极； 23—第二有源层； 26—第二栅电极；
28—第二源电极； 29—第二漏电极； 30—第二极板；
33—第三有源层； 36—第三栅电极； 38—第三源电极；
39—第三漏电极； 40—连接线。
具体实施方式
下面，参照附图对实施方式进行说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本发明的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本发明的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换称为“导电膜”。与此同样，有时可以将“绝缘膜”换称为“绝缘层”。
在本说明书中，例如当导电性充分低时，有时“半导体”具有“绝缘体”的特性。此外，由于“半导体”和“绝缘体”的边界不太清晰，因此有时不能精确地区别“半导体”和“绝缘体”。由此，有时可以将本说明书中的“半导体”换称为“绝缘体”。同样地，有时可以将本说明书中的“绝缘体”换称为“半导体”。另外，有时可以将本说明书中的“绝缘体”换称为“半绝缘体”。
在本说明书中，例如当导电性充分高时，有时“半导体”具有“导电体”的特性。此外，由于“半导体”和“导电体”的边界不太其清晰，因此有时不能精确地区别“半导体”和“导电体”。由此，有时可以将本说明书中的“半导体”换称为“导电体”。同样地，有时可以将本说明书中的“导电体”换称为“半导体”。
在本说明书中，半导体的杂质是指半导体的主要成分之外的元素。例如，浓度低于0.1atomic％的元素是杂质。如果半导体包含杂质，有可能在半导体中形成态密度(DensityOf States，DOS)，载流子迁移率有可能降低，或者结晶性有可能降低。在半导体包含氧化物半导体时，作为改变半导体特性的杂质的例子，有第1族元素、第2族元素、第14族元素、第15族元素、主要成分之外的过渡金属等，作为典型例子，有氢(包含于水中)、锂、钠、硅、硼、磷、碳、氮。在氧化物半导体中，有时由于氢等杂质的混入产生氧缺陷。此外，当半导体包含硅时，作为改变半导体特性的杂质的例子，有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素。
目前，现有显示基板结构中，通常是将栅电极与源电极位置相交叠的部分充当存储电容的两个极板，栅绝缘层充当电介质，现有技术提高存储电容CST容量通常采用提升极板的交叠面积、选择更高介电常数材料作为栅绝缘层或者降低栅绝缘层厚度等手段。经本申请发明人研究发现，提升极板交叠面积的解决方案不仅与高分辨率需求相悖，而且使得设计余量(margin)减少，造成工艺难度增加，良率损失，降低了显示品质。同时，选择更高介电常数材料作为栅绝缘层的解决方案虽然可以提升存储电容的容量，但是显示基板的其它区域，高介电常数材料对晶体管性能有较大影响，也会降低显示品质。此外，降低栅绝缘层厚度的解决方案不仅增加了工艺流程，而且与自对准掺杂工艺不兼容，同样会降低显示品质。
为了在保证显示品质的前提下有效增大存储电容容量，本实用新型实施例提供了一种显示基板。显示基板包括基底，在平行于基底的方向上，本实用新型显示基板包括在基底上设置的多个对应不同颜色的子像素，所述每个子像素包括像素驱动电路和电连接所述像素驱动电路的有机电致发光二极管OLED。
图1为本实用新型像素驱动电路的等效电路图。如图1所示，像素驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3和存储电容CST。其中，第一晶体管T1为开关晶体管，第二晶体管T2为驱动晶体管，第三晶体管T3为补偿晶体管。第一晶体管T1的栅电极耦接于第一扫描线Gn，第一晶体管T1的第一极耦接于数据线Dn，第一晶体管T1的第二极耦接于第二晶体管T2的栅电极，第一晶体管T1用于在第一扫描线Gn控制下，接收数据线Dn传输的数据信号，使第二晶体管T2的栅电极接收所述数据信号。第二晶体管T2的栅电极耦接于第一晶体管T1的第二极，第二晶体管T2的第一极耦接于第一电源电压线VDD，第二晶体管T2的第二极耦接于OLED的第一极，第二晶体管T2用于在其栅电极所接收的数据信号控制下，在第二极产生相应的电流。第三晶体管T3的栅电极耦接于第一扫描线Sn，第三晶体管T3的第一极连接补偿线Se，第三晶体管T3的第二极耦接于第二晶体管T2的第二极，第三晶体管T3用于响应补偿时序提取第二晶体管T2的阈值电压Vth以及迁移率，以对阈值电压Vth进行补偿。OLED的第一极耦接于第二晶体管T2的第二极，OLED的第二极耦接于第二电源电压线VSS，OLED用于响应第二晶体管T2的第二极的电流而发出相应亮度的光。存储电容CST的第一极与第二晶体管T2的栅电极耦接，存储电容CST的第二极与第二晶体管T2的第二极耦接，存储电容CST用于存储第二晶体管T2的栅电极的电位。
其中，第一电源电压线VDD的电压大于第二电源电压线VSS的电压，数据线Dn数据信号的最大电压小于第一扫描线Gn的最大电压，数据线Dn数据信号的最大电压小于第一电源电压线VDD的电压。
在垂直于基底的方向上，本实用新型显示基板包括叠设的第一金属层、第一绝缘层、金属氧化物层、第二绝缘层和第二金属层；所述金属氧化物层包括第一图形、第二图形和电容图形，所述第一图形作为所述第一晶体管的有源层，所述第二图形作为所述第二晶体管的有源层，所述电容图形作为所述存储电容的第一极；所述第一金属层包括第一极板，所述第一极板在基底上的正投影与所述电容图形在基底上的正投影至少存在第一交叠区域，作为所述存储电容的一个第二极，以形成第一存储电容；所述第二金属层包括第二极板，所述第二极板在基底上的正投影与所述电容图形在基底上的正投影至少存在第二交叠区域，作为所述存储电容的另一个第二极，以形成第二存储电容；所述第一极板和第二极板的电位相同，以形成并联的第一存储电容和第二存储电容。
本实用新型提供了一种显示基板，通过金属氧化物层与第一金属层的第一极板和第二金属层的第二极板分别形成第一存储电容和第二存储电容，且第一极板和第二极板的电位相同，因而形成并联的第一存储电容和第二存储电容，有效增大了存储电容的容量，在不影响显示品质的前提下，有效增大存储电容的容量，且有利于实现高分辨率显示。
本实用新型显示基板可以采用多种方式实现，下面通过具体实施例详细说明本实用新型实施例的技术方案。
图2a为本实用新型显示基板一个实施例的结构示意图，图2b为图2a中A-A向的剖面图。如图2a和图2b所示，本实施例所提供的显示基板包括：
基底10；
设置在基底10上的第一金属层，第一金属层包括第一极板11和连接线40，第一极板11作为存储电容的一个第二极，用于形成第一存储电容；
第一绝缘层12，覆盖包括第一极板11和连接线40的第一金属层；
设置在第一绝缘层12上金属氧化物层，金属氧化物层包括作为第一有源层13的第一图形、作为第二有源层23的第二图形、作为第三有源层33的第三图形和作为电容极板14的电容图形，电容极板14在基底10上的正投影与第一极板11在基底10上的正投影存在第一交叠区域，电容极板14作为存储电容的第一极，用于与第一极板11形成第一存储电容；
栅绝缘层15以及设置在栅绝缘层15上的第一扫描线Gn、第二扫描线Sn、第一栅电极16、第二栅电极26和第三栅电极36，其中，栅绝缘层15与第一扫描线Gn、第二扫描线Sn、第一栅电极16、第二栅电极26和第三栅电极36的图案相同，第一栅电极16与第一扫描线Gn为一体结构，第三栅电极36与第二扫描线Sn为一体结构；
第二绝缘层17，覆盖第一扫描线Gn、第二扫描线Sn、第一栅电极16、第二栅电极26和第三栅电极36，其上分别开设多个过孔，多个过孔包括：暴露出第一有源层13两端的第一过孔V1和第二过孔V2，暴露出第二栅电极26的第三过孔V3，暴露出电容极板14的第四过孔V4，暴露出第二有源层23两端的第五过孔V5和第六过孔V6，暴露出第一极板11的第七过孔V7，暴露出第三有源层33两端的第八过孔V8和第九过孔V9，暴露出连接线40的第十过孔V10；
设置在第二绝缘层17上的第二金属层，第二金属层包括数据线Dn、第一电源电压线VDD、第一源电极18、第一漏电极19、第二源电极28、第二漏电极29、第三源电极38、第三漏电极39和第二极板30，第二极板30在基底10上的正投影与电容极板14在基底10上的正投影存在第二交叠区域，作为存储电容的另一个第二极，用于与电容极板14形成第二存储电容。第一源电极18与数据线Dn为一体结构，第二源电极28与第一电源电压线VDD为一体结构，第二漏电极29和第三漏电极39与第二极板30为一体结构。第一源电极18通过第一过孔V1与第一有源层13的一端连接，第一漏电极19通过第二过孔V2与第一有源层13的另一端连接，同时，第一漏电极19通过第三过孔V3与第二栅电极26连接，第一漏电极19还通过第四过孔V4与电容极板14连接。第二源电极28通过第五过孔V5与第二有源层23的一端连接，第二漏电极29通过第六过孔V6与第二有源层23的另一端连接。第三源电极38通过第八过孔V8与第三有源层33的一端连接，同时通过第十过孔V10与连接线40连接，第三漏电极39通过第九过孔V9与第三有源层33的另一端连接。第二极板30通过第七过孔V7与第一极板11连接，使第一极板11和第二极板30具有相同的电位。
其中，电容极板14与第一有源层13、第二有源层23和第三有源层33同层设置、材料相同且采用同一次构图工艺形成；第二极板30与数据线Dn、第一电源电压线VDD、第一源电极18、第一漏电极19、第二源电极28、第二漏电极29、第三源电极38、第三漏电极39同层设置、材料相同且采用同一次构图工艺形成。
本实施例中，电容极板14作为存储电容的第一极，第一极板11作为存储电容的一个第二极，同时作为遮挡层，第二极板30作为存储电容的另一个第二极，形成二个并联的存储电容，二个并联的存储电容分别为：第一极板11与电容极板14之间的第一存储电容，第二极板30与电容极板14之间的第二存储电容。
下面通过本实施例显示基板的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
(1)形成第一金属层图案。形成第一金属层图案包括：在基底上沉积第一金属薄膜，通过构图工艺对第一金属薄膜进行构图，在基底10上形成包括第一极板11和连接线40图案的第一金属层，如图3a和图3b所示，图3b为图3a中A-A向的剖面图。本实施例中，第一极板11既作为遮挡层，又作为存储电容的一个第二极，用于形成第一存储电容。
(2)形成金属氧化物层图案。形成金属氧化物层图案包括：在形成有前述图案的基底上，依次沉积第一绝缘薄膜和金属氧化物薄膜，通过构图工艺对金属氧化物薄膜进行构图，形成覆盖第一极板11和连接线40的第一绝缘层12，以及形成在第一绝缘层12上的金属氧化物层图案，金属氧化物层包括第二有源层23、第一有源层13、第三有源层33和电容极板14图案，如图4a和图4b所示，图4b为图4a中A-A向的剖面图。其中，第一有源层13对应于第一图形，作为第一晶体管的有源层，第二有源层23对应于第二图形，作为第二晶体管的有源层，第三有源层33对应于第三图形，作为第三晶体管的有源层，电容极板14对应于电容图形，且对电容图形进行了导体化处理，作为存储电容的第一极。其中，电容极板14(电容图形)在基底10上的正投影与第一极板11在基底10上的正投影存在第一交叠区域，作为存储电容的第一极，用于与电容极板14形成第一存储电容。作为第二晶体管的有源层的第二有源层23(第二图形)在基底10上的正投影与第一极板11在基底10上的正投影存在交叠区域，使得作为遮挡层的第一极板11可以遮挡第二晶体管的沟道区域，避免光线对沟道产生影响，以避免沟道因生成光生漏电而影响显示效果。本实施例中，作为第一晶体管的有源层的第一有源层13(第一图形)在基底10上的正投影与电容极板14(电容图形)在基底10上的正投影间隔设置，即两者没有交叠区域。第一有源层13(第一图形)在基底10上的正投影与第一极板11在基底10上的正投影间隔设置，即两者没有交叠区域。本实施例中，通过设计第一有源层13和第二有源层23宽度，使第一晶体管的沟道宽长比小于第二晶体管的沟道宽长比。
(3)形成栅电极图案。形成栅电极图案包括：在形成有前述图案的基底上，依次沉积栅绝缘薄膜和栅金属薄膜，通过构图工艺对栅绝缘薄膜和栅金属薄膜进行构图，形成栅绝缘层15图案以及设置在栅绝缘层15上的第一扫描线Gn、第二扫描线Sn、第一栅电极16、第二栅电极26和第三栅电极36图案，栅绝缘层15图案与第一扫描线Gn、第二扫描线Sn、第一栅电极16、第二栅电极26和第三栅电极36图案相同，第二栅电极26位于第一极板11相对应位置，第一栅电极16是与第一扫描线Gn连接的一体结构，第三栅电极36是与第二扫描线Sn连接的一体结构，如图5a和图5b所示，图5b为图5a中A-A向的剖面图。
(4)形成第二绝缘层图案。形成第二绝缘层图案包括：在形成有前述图案的基底上，沉积第二绝缘薄膜，通过构图工艺对第二绝缘薄膜进行构图，形成覆盖前述结构的第二绝缘层17图案，第二绝缘层17上开设有多个过孔，多个过孔分别为：暴露出第一有源层13两端的第一过孔V1和第二过孔V2，暴露出第二栅电极26的第三过孔V3，暴露出电容极板14的第四过孔V4，暴露出第二有源层23两端的第五过孔V5和第六过孔V6，暴露出第一极板11的第七过孔V7，暴露出第三有源层33两端的第八过孔V8和第九过孔V9，暴露出连接线40的第十过孔V10，如图6a和图6b所示，图6b为图6a中A-A向的剖面图。本实施例中，栅绝缘层15的厚度小于第二绝缘层17的厚度，第一绝缘层12的厚度小于栅绝缘层15和第二绝缘层17的厚度之和，在保证绝缘效果的前提下，提高存储电容的容量。
(5)形成第二金属层图案。形成第二金属层图案包括：在形成有前述图案的基底上，沉积第二金属薄膜，通过构图工艺对第二金属薄膜进行构图，在第二绝缘层17上形成第二金属层图案，第二金属层包括：数据线Dn、第一电源电压线VDD、第一源电极18、第一漏电极19、第二源电极28、第二漏电极29、第三源电极38、第三漏电极39和第二极板30图案。其中，第一源电极18是与数据线Dn连接的一体结构，第二源电极28是与第一电源电压线VDD连接的一体结构，第二漏电极29和第三漏电极39是与第二极板30连接的一体结构。第一源电极18通过第一过孔V1与第一有源层13的一端连接，第一漏电极19通过第二过孔V2与第一有源层13的另一端连接，同时，第一漏电极19通过第三过孔V3与第二栅电极26连接，第一漏电极19还通过第四过孔V4与电容极板14连接。第二源电极28通过第五过孔V5与第二有源层23的一端连接，第二漏电极29通过第六过孔V6与第二有源层23的另一端连接。第三源电极38通过第八过孔V8与第三有源层33的一端连接，同时通过第十过孔V10与连接线40连接，第三漏电极39通过第九过孔V9与第三有源层33的另一端连接。第二极板30通过第七过孔V7与第一极板11连接，第二极板30在基底10上的正投影与电容极板14在基底10上的正投影存在第二交叠区域，作为存储电容的另一个第二极，用于与电容极板14形成第二存储电容，如图2a和图2b所示。本实施例中，第二金属层的厚度大于栅金属层的厚度。
本实施例中，第一金属层、栅金属层和第二金属层可以采用金属材料，如铬Cr、金Au、锌Zn、银Ag、铜Cu、铝Al、钼Mo、钽Ta、钛Ti、钨W、锰Mn、镍Ni、铁Fe、钴Co等，或包含上述金属元素作为成分的合金或者包含上述金属元素的组合的合金等，如铝钕合金AlNd、钼铌合金MoNb等，可以是多层金属，如Mo/Cu/Mo等。优选地采用Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。通过使用Cu-X合金膜，由于可以通过湿蚀刻工序对薄膜进行加工，可以降低制造成本。进一步优选地，采用Cu-Mn合金膜。其中，第一金属层的厚度为800～1200埃，栅金属层的厚度为3000～5000埃，第二金属层的厚度为3000～9000埃。
第一绝缘层、栅绝缘层和第二绝缘层可以采用硅氧化物SiOx、硅氮化物SiNx、氮氧化硅SiON等，也可以采用氧化铝AlOx、氧化铪HfOx、氧化钽TaOx、氧化钇、氧化锆、氧化镓、氧化镁、氧化镧、氧化铈、氧化钕等。其中，第一绝缘层的厚度为3000～5000埃，栅绝缘层的厚度为1000～2000埃，第二绝缘层的厚度为4500～7000埃。
本实施例中，金属氧化物层可以采用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物、包含铟和镓和锌的氧化物等。
金属氧化物层可以是包含铟In的氧化物半导体，可以提高载流子迁移率(电子迁移率)。此外，氧化物半导体优选包含元素M。元素M优选是铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、钇、锆、钼、镧、铈、钕、铪、钽、钨等。注意，作为元素M有时也可以组合多个上述元素。元素M例如是与氧的键能高的元素。元素M是与氧的键能高于铟的元素。或者，元素M例如是具有增大氧化物半导体的能隙的功能的元素。此外，金属氧化物层优选包含锌Zn，当氧化物半导体包含锌时容易晶化。实际实施时，氧化物半导体不局限于包含铟的氧化物半导体，也可以是锌锡氧化物或镓锡氧化物等不包含铟且包含锌、镓或锡的氧化物半导体等。
在金属氧化物层是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In为低于50atomic％，M为高于50atomic％。金属氧化物层使用能隙大的氧化物，例如是2.5eV以上且4.2eV以下，优选为2.8eV以上且3.8eV以下，更优选为3eV以上且3.5eV以下。优选地，金属氧化物层是包含铟In、M及锌Zn的氧化物，其中M为铝Al、镓Ga或锡Sn。
本实施例中，第一、第二和第三晶体管的有源层的组成可以相同或者大致相同，以降低制造成本。本实施例不局限于此，三个晶体管的有源层的组成也可以彼此不同。当三个晶体管的有源层都具有In的原子百分比大于M的原子百分比的区域时，可以提高第一晶体管和第二晶体管的场效应迁移率。具体地说，第一晶体管和第二晶体管的场效应迁移率中的一个或两个可以超过10cm2/Vs，优选的是，超过30cm2/Vs。例如，当将上述场效应迁移率高的晶体管用于显示装置的生成栅极信号的栅极驱动器时，该显示装置可以具有宽度窄的边框。当将上述场效应迁移率高的晶体管用于显示装置所包括的供应来自信号线的信号的源极驱动器时，可以减少与显示装置连接的布线数。当将上述场效应迁移率高的晶体管用于显示装置所包括的像素电路的晶体管时，可以提高显示装置的显示品质。
进一步地，本实施例的金属氧化物层可以单层，也可以是双层或多层。当金属氧化物层是双层时，包括叠设的第一氧化物层和第二氧化物层。第二氧化物层的导电性可比第一氧化物层低并且禁带宽度可比第一氧化物层大。第一氧化物层可以是电子移动的主沟道层，因而可设置成靠近第一、第二和第三栅电极。当金属氧化物层是单层时，优选采用氧化铟镓锌IGZO材料。
本实施例中，由于金属氧化物层一部分作为晶体管的有源层，另一部分作为存储电容的第一极，因此在进行导体化处理时，一方面可以实现不同子像素的沟道方向和形状有所区别，以适应不同的宽长比设计，例如，通过设计第一有源层和第二有源层的宽度，使第一晶体管的沟道宽长比小于第二晶体管的沟道宽长比。另一方面可以在一个子像素内的不同区域，金属氧化物层具有不同的成分含量，以适应不同的电特性需求。
前述所说的导体化处理，是在形成第一、第二和第三栅电极等图案后，利用第一、第二和第三栅电极作为掩膜进行等离子体处理，将相应区域的金属氧化物层处理成导体化层。如图4a和图5a所示，可以将金属氧化物层划分为三个区域，第一区域包括与第一、第二和第三栅电极重叠的区域，该区域作为晶体管的沟道区域，第二区域包括邻近第一区域的区域，即与第一、第二和第三栅电极邻近但未被第一、第二和第三栅电极覆盖的区域，该区域作为晶体管的源漏区域，第三区域包括与第一极板和第二极板重叠的区域，该区域作为储存电容的极板区域。本实施例中，三个区域中氧化铟镓锌IGZO的成分不同。
本实施例中，所述第一区域氧含量范围在30-50atomaic％之内，所述第二区域氧含量范围在50-60atomaic％之内，所述第二区域氧含量范围在60-70atomaic％之内，优选的，第一区域中IGZO的氧含量小于第二区域中IGZO的氧含量，第二区域中IGZO的氧含量小于第三区域中IGZO的氧含量。第一区域中IGZO的锌含量大于第二区域中IGZO的氧含量，第二区域中IGZO的锌含量大于第三区域中IGZO的锌含量，更进一步的，所述第一区域中氧元素和锌元素原子比O/Zn小于第二区域O/Zn，所述第二区域中O/Zn小于第三区域O/Zn。此外第一区域氧化物主要为半导体特性，发明人发现，提升In元素含量能显著提升载流子浓度，为提升第一区域载流子浓度以提升晶体管的驱动能力，第一区域In原子含量大于第二区域In原子含量，进而第二区域In原子含量大于第三区域In原子含量。
下表给出了三个区域中氧化铟镓锌IGZO成分的一种示例，Weight％代表元素在氧化物中的所占比重，Atomic％代表该元素在氧化物中所占的原子百分比。
Figure BDA0002317597930000161
其中，第一区域为三个晶体管中的至少一个晶体管的沟道区域，第二区域为三个晶体管中的至少一个晶体管的源漏区域，第三区域为存储电容的极板区域。如上表所示，IGZO中包括氧O、锌Zn、镓Ga和铟In等元素，第一区域由于栅电极的遮挡，未经等离子体处理，各元素O:Zn:Ga:In的重量相对含量为11.82：25.68：28.38：34.12，原子相对含量为40.24：21.40：22.18：16.18。第三区域由于未受遮挡，进行了等离子体处理，各元素O:Zn:Ga:In的重量相对含量为23.35：18.72：25.66：32.24，原子相对含量为60.94：11.95：15.37：11.72。通过等离子体处理后，第三区域的IGZO中氧的重量和原子含量大大增加，锌Zn的重量和原子含量减小，提高了IGZO的导电性。虽然第二区域未被栅电极遮挡，但由于该区域邻近栅电极，受栅电极影响，第二区域的IGZO中氧的重量和原子含量低于第三区域，锌Zn的重量和原子含量高于第三区域，因而第二区域的IGZO的导电性低于第三区域的IGZO。
由于第三区域的金属氧化物层作为存储电容的第一极，因而需要良好的导电特性，即需要较优导体化程度。在采用栅电极作为掩膜进行等离子体处理时，理论上离栅电极越远的区域，其导体化程度越好，导电特性越优。因此本实施例设置第三区域的金属氧化物层(电容极板14)与第一栅电极16之间的最小距离大于L1，电容极板14与第二栅电极26之间的最小距离大于L2，电容极板14与第三栅电极36之间的最小距离大于L3，L1为第一栅电极16的宽度，L2为第二栅电极26的宽度，L3为第三栅电极36的宽度。这样，第三区域的金属氧化物层的等离子体处理不会受到第一栅电极16、第二栅电极26和第三栅电极36的影响，最大限度地提高第三区域的金属氧化物层的导体化程度。需要说明的是，上述距离为在垂直于基板方向上二者的距离。此外，作为一种变形实施例，由于高分辨背板设计的需要，上述第三区域的金属氧化物层(电容极板14)与第一栅电极16之间的最小距离大于L1，电容极板14与第二栅电极26之间的最小距离大于L2，以及电容极板14与第三栅电极36之间的最小距离大于L3，这三种设计可以满足其中的两种情况或者一种情况。更进一步的，可以设计成更优先考虑电容极板14与第一电极和第二电极三者交叠的图形满足上述关系。L1为第一栅电极16的宽度，L2为第二栅电极26的宽度，L3为第三栅电极36的宽度。这样，第三区域的金属氧化物层的等离子体处理受到第一栅电极16、第二栅电极26和第三栅电极36的影响较小，最大限度地提高第三区域的金属氧化物层的导体化程度。
通过本实施例显示基板的结构和制备过程可以看出，本实施例中，采用金属氧化物材料的电容极板14作为存储电容的第一极，第一金属层中的第一极板11作为存储电容的一个第二极，第二金属层中的第二极板30作为存储电容的另一个第二极，由于第二极板30通过第七过孔V7与第一极板11连接，因此第一极板11和第二极板30具有相同的电位，而作为存储电容的第一极的电容极板14通过第三过孔V3、第一漏电极19和第四过孔V4与第二栅电极26连接，具有不同于第一极板11和第二极板30的电压，因此第一极板11、电容极板14和第二极板30之间形成二个并联的存储电容，二个并联的电容分别为：第一极板11与电容极板14之间的第一存储电容，第二极板30与电容极板14之间的第二存储电容。由于第二极板30之上还会形成透明电极层(未示出)，该透明电极层与电容极板14之间还会形成第三电容，因此本实施例实际上是形成了三个并联的存储电容。由此可见，相对于现有结构，本实用新型的存储电容由三个电容并联而成，最大限度地增大的存储电容的容量。由于本实施例作为存储电容的第一极的电容极板14与有源层同层设置，位于第一金属层和第二金属层之间，因此电容极板14与第一极板11之间的距离较近，仅间隔第一绝缘层12，电容极板14与第二极板30之间的距离也较近，仅间隔第二绝缘层17。由于间隔的绝缘层厚度较薄，且作为遮挡层的第一极板11的面积较大，因此本实用新型每个存储电容的容量均大于现有结构的存储电容的容量，即使应用于较小的像素尺寸，也能够保证所需的存储电容容量，有利于实现高分辨率显示。由于第一绝缘层12和第二绝缘层17均不需要采用高介电常数材料，也不需要降低厚度，因此本实用新型的结构设计没有增加工艺流程，能够与自对准掺杂工艺兼容，不会影响薄膜晶体管的性能，保证了显示品质。
进一步地，本实施例制备显示基板的构图次数与现有制备方式的构图次数相同，实施本实施例不需要改变现有工艺流程，不需改变现有工艺设备，工艺兼容性好，实用性强，具有良好的应用前景。
综上所述，本实施例实现了在保证显示品质的前提下有效增大存储电容，且有利于实现高分辨率显示，有效解决了现有解决方案存在的问题。
图7a为本实用新型显示基板另一个实施例的结构示意图，图7b为图7a中A-A向的剖面图。本实施例是前述实施例的一种扩展，主体结构与前述实施例基本上相同，包括作为存储电容的第一极的电容极板，作为遮挡层和存储电容的一个第二极的第一极板、以及作为存储电容的另一个第二极的第二极板，第一极板与电容极板之间形成第一存储电容，第二极板与电容极板之间形成第二存储电容，第一存储电容和第二存储电容并联构成存储电容。如图7a和图7b所示，与前述实施例结构不同的是，本实施例电容极板14与第一有源层13(第一图形)为一体结构，即电容极板14和第一有源层13由连续的金属氧化物形成，取消第四过孔。具体地，本实施例的显示基板包括：
基底10、第一极板11、连接线40和第一绝缘层12，与前述实施例结构相同；
设置在第一绝缘层12上金属氧化物层，金属氧化物层包括第一有源层13、第二有源层23、第三有源层33和电容极板14，第一有源层13与电容极板14为一体结构，电容极板14在基底10上的正投影与第一极板11在基底10上的正投影存在第一交叠区域，电容极板14作为存储电容的第一极，用于与第一极板11形成第一存储电容；
栅绝缘层15以及设置在栅绝缘层15上的第一扫描线Gn、第二扫描线Sn、第一栅电极16、第二栅电极26和第三栅电极36，与前述实施例结构相同；
第二绝缘层17，覆盖第一扫描线Gn、第二扫描线Sn、第一栅电极16、第二栅电极26和第三栅电极36，其上分别开设多个过孔，多个过孔与前述实施例结构基本上相同，只是取消了第四过孔；也可以理解为，前述实施例的第二过孔和第四过孔为本实施例一体结构的过孔；
设置在第二绝缘层17上的第二金属层，第二金属层包括数据线Dn、第一电源电压线VDD、第一源电极18、第一漏电极19、第二源电极28、第二漏电极29、第三源电极38、第三漏电极39和第二极板30，第二极板30在基底10上的正投影与电容极板14在基底10上的正投影存在第二交叠区域，作为存储电容的另一个第二极，用于与电容极板14形成第二存储电容。第一源电极18与数据线Dn为一体结构，第二源电极28与第一电源电压线VDD为一体结构，第二漏电极29和第三漏电极39与第二极板30为一体结构。第一源电极18通过第一过孔V1与第一有源层13的一端连接，第一漏电极19通过一体结构的过孔与第一有源层13的另一端(也是电容极板14)连接，同时第一漏电极19通过第三过孔V3与第二栅电极26连接。第二源电极28通过第五过孔V5与第二有源层23的一端连接，第二漏电极29通过第六过孔V6与第二有源层23的另一端连接。第三源电极38通过第八过孔V8与第三有源层33的一端连接，同时通过第十过孔V10与连接线40连接，第三漏电极39通过第九过孔V9与第三有源层33的另一端连接。第二极板30通过第七过孔V7与第一极板11连接。
本实施例同样实现了前述实施例的技术效果，包括增大了存储电容的容量、有利于实现高分辨率显示、保证了显示品质等。进一步地，与前述实施例的结构相比，本实施例通过将电容极板与第二有源层设置成一体结构，为相同的电位，因而取消了第四过孔，简化了过孔刻蚀工艺，有利于实现高分辨率设计，而且通过将原本分隔设置的电容极板和第二有源层形成一体结构，增大了电容极板的面积，进一步提升了整体存储电容的容量。
本实施例显示基板的制备过程与前述实施例基本上相同，所不同的是，形成有源层和电容极板图案中，第二有源层和电容极板为一体结构；形成第二绝缘层图案中，不需要形成第四过孔，形成第二金属层图案中，第二漏电极仅通过第二过孔与第二有源层连接以及通过第三过孔与第一栅电极连接，这里不再赘述。
图8a为本实用新型显示基板又一个实施例的结构示意图，图8b为图8a中A-A向的剖面图。本实施例是前述实施例的一种扩展，主体结构与前述实施例基本上相同，包括作为存储电容的第一极的电容极板，作为遮挡层和存储电容的一个第二极的第一极板、以及作为存储电容的另一个第二极的第二极板，第一极板与电容极板之间形成第一存储电容，第二极板与电容极板之间形成第二存储电容，第一存储电容和第二存储电容并联构成存储电容。如图8a和图8b所示，与前述实施例结构不同的是，本实施例不仅将电容极板14与第一有源层13设置为一体结构，而且取消第三过孔和第四过孔，或者理解为第二过孔、第三过孔和第四过孔为一体结构。具体地，本实施例的显示基板包括：
基底10、第一极板11、连接线40和第一绝缘层12，与前述实施例结构相同；
设置在第一绝缘层12上金属氧化物层，金属氧化物层包括第一有源层13、第二有源层23、第三有源层33和电容极板14，第一有源层13与电容极板14为一体结构，电容极板14在基底10上的正投影与第一极板11在基底10上的正投影存在第一交叠区域，电容极板14作为存储电容的第一极，用于与第一极板11形成第一存储电容；
栅绝缘层15以及设置在栅绝缘层15上的第一扫描线Gn、第二扫描线Sn、第一栅电极16、第二栅电极26和第三栅电极36，栅绝缘层15与第一扫描线Gn、第二扫描线Sn、第一栅电极16、第二栅电极26、第三栅电极36图案相同，第一栅电极16是与第一扫描线Gn连接的一体结构，第三栅电极36是与第二扫描线Sn连接的一体结构，第二栅电极26为折线状；
第二绝缘层17，覆盖第一扫描线Gn、第二扫描线Sn、第一栅电极16、第二栅电极26和第三栅电极36，其上分别开设多个过孔，多个过孔包括：暴露出第一有源层13一端的第一过孔V1，同时暴露出第一有源层13另一端和第二栅电极26的第二过孔V2，暴露出第二有源层23两端的第五过孔V5和第六过孔V6，暴露出第一极板11的第七过孔V7，暴露出第三有源层33两端的第八过孔V8和第九过孔V9，暴露出连接线40的第十过孔V10；也可以理解为，前述实施例的第二过孔、第三过孔和第四过孔为本实施例一体结构的过孔；
设置在第二绝缘层17上的第二金属层，第二金属层包括数据线Dn、第一电源电压线VDD、第一源电极18、第一漏电极19、第二源电极28、第二漏电极29、第三源电极38、第三漏电极39和第二极板30，第二极板30在基底10上的正投影与电容极板14在基底10上的正投影存在第二交叠区域，作为存储电容的另一个第二极，用于与电容极板14形成第二存储电容。第一源电极18与数据线Dn为一体结构，第二源电极28与第一电源电压线VDD为一体结构，第二漏电极29和第三漏电极39与第二极板30为一体结构。第一源电极18通过第一过孔V1与第一有源层13的一端连接，第一漏电极19通过一体结构的过孔同时与第一有源层13的另一端和第二栅电极26连接。第二源电极28通过第五过孔V5与第二有源层23的一端连接，第二漏电极29通过第六过孔V6与第二有源层23的另一端连接。第三源电极38通过第八过孔V8与第三有源层33的一端连接，同时通过第十过孔V10与连接线40连接，第三漏电极39通过第九过孔V9与第三有源层33的另一端连接。第二极板30通过第七过孔V7与第一极板11连接。
本实施例同样实现了前述实施例的技术效果，包括增大了存储电容的容量、有利于实现高分辨率显示、保证了显示品质等。进一步地，与前述实施例的结构相比，本实施例通过将电容极板与第二有源层设置成一体结构，为相同的电位，且取消了第三过孔和第四过孔，只保留第二过孔，第二漏电极通过第二过孔同时与第二有源层和第一栅电极连接，不仅简化了工艺，有利于实现高分辨率设计，而且通过将原本分隔设置的电容极板和第二有源层形成一体结构，增大了电容极板的面积，同时增大了第二金属层的面积，进一步提升了整体存储电容的容量。
本实施例显示基板的制备过程与前述实施例基本上相同，所不同的是，形成有源层和电容极板图案中，第二有源层和电容极板为一体结构；形成第二绝缘层图案中，形成同时暴露出第二有源层和第一栅电极的一体结构的过孔；形成源漏电极和第二金属层图案中，第二漏电极通过一体结构的过孔同时与第二有源层和第一栅电极连接，这里不再赘述。
图9a为本实用新型显示基板又一个实施例的结构示意图，图9b为图9a中A-A向的剖面图。本实施例是前述实施例的一种扩展，主体结构与前述实施例基本上相同。如图9a和图9b所示，与前述实施例结构不同的是，本实施例在第一漏电极19位置，形成有两个第二栅电极26。具体地，本实施例第二栅电极26为折线状，且在第二晶体管位置形成两个第二栅电极26，第二绝缘层17上开设的一体结构的过孔同时暴露出两个第二栅电极26和第一有源层13，第一漏电极19通过一体结构的过孔同时与第一有源层13和两个第二栅电极26连接。其中，一体结构的过孔暴露出两个第二栅电极26之间区域的第一有源层13，并同时暴露出两个第二栅电极26相互邻近部分的第二栅电极26。
本实施例同样实现了前述实施例的技术效果，包括增大了存储电容的容量、有利于实现高分辨率显示、保证了显示品质等。进一步地，与前述实施例的结构相比，本实施例通过设置两个第一栅电极，减小了第二过孔的尺寸的同时增加了连接可靠性，进一步有利于实现高分辨率设计。
本实施例显示基板的制备过程与前述实施例基本上相同，所不同的是，形成扫描线等图案中，在第二漏电极位置形成有两个第一栅电极，这里不再赘述。
图10a为本实用新型显示基板又一个实施例的结构示意图，图10b为图10a中A-A向的剖面图。本实施例是前述实施例的一种扩展，主体结构与前述实施例基本上相同。如图10a和图10b所示，与前述实施例结构不同的是，本实施例两个第二栅电极26的设置位置有所不同，两个第二栅电极26分别设置在第一极板11所形成的台阶处的两侧。具体地，本实施例第二栅电极26为折线状，且在第二晶体管位置形成两个第二栅电极26，一个第二栅电极26位于第一极板11所形成的台阶上，另一个第二栅电极26位于台阶下，第二绝缘层17上开设的一体结构的过孔同时暴露出两个第二栅电极26以及两个第二栅电极26之间的第一有源层13，第一漏电极19通过一体结构的过孔同时与第一有源层13和两个第二栅电极26连接。
本实施例同样实现了前述实施例的技术效果，包括增大了存储电容的容量、有利于实现高分辨率显示、保证了显示品质等。进一步地，与前述实施例的结构相比，本实施例通过将两个第一栅电极分别设置在第一金属层所形成的台阶处的两侧，可以有效防止第二有源层在台阶处断裂导致的失效，提升了连接的可靠性。具体地，由于在台阶上及台阶下均设置有与第二漏电极连接的第一栅电极，即使第二有源层在台阶处断裂，也能够保证第二有源层与电容极板具有相同的电位。
本实施例显示基板的制备过程与前述实施例基本上相同，所不同的是，形成扫描线等图案中，在第二漏电极位置形成两个第一栅电极的位置不同，这里不再赘述。
图11为本实用新型显示基板的整体布局图。如图11所示，显示基板的第一电源电压线VDD、两条数据线Dn和补偿线Se相互平行且依次设置，第一电源电压线VDD与邻近的数据线Dn之间形成一个像素列，补偿线Se与邻近的数据线Dn之间形成另一个像素列。这样，相邻的第一电源电压线VDD之间通过设置1条补偿线Se和4条数据线Dn形成四个像素列，4条数据线Dn中两条数据线Dn位于补偿线Se的一侧，另两条数据线Dn位于补偿线Se的另一侧。同样，相邻的补偿线Se之间通过设置1条第一电源电压线VDD和4条数据线Dn也形成四个像素列，4条数据线Dn中两条数据线Dn位于第一电源电压线VDD的一侧，另两条数据线Dn位于第一电源电压线VDD的另一侧。
本实用新型中，第一电源电压线VDD和补偿线Se均采用一拖四结构。具体地，显示基板还包括多条连接线40，连接线40与显示基板的遮挡层(同时作为存储电容的第二极的第一极板)同层设置且通过同一次构图工艺形成，连接线40与第一电源电压线VDD(补偿线Se)垂直。通过过孔与第一电源电压线VDD连接的多个连接线40，分别电连接第一电源电压线VDD两侧的补偿线Se与数据线Dn之间像素列的像素，由于第一电源电压线VDD直接电连接第一电源电压线VDD两侧像素列的像素，这样一条第一电源电压线VDD能够向四列像素列的像素提供信号。同样，通过过孔与补偿线Se连接的多个连接线40，分别电连接补偿线Se两侧的第一电源电压线VDD与数据线Dn之间像素列的像素，由于补偿线Se直接电连接补偿线Se两侧像素列的像素，这样一条补偿线Se能够向四列像素列的像素提供信号。
本实用新型显示基板通过将第一电源电压线和补偿线均设计为一拖四结构，在相同的分辨率下，有效增加了每个像素的尺寸，且具有充分利用布图空间、整体布局合理等优点。
本实用新型实施例还提供了一种显示装置，包括前述的显示基板。显示装置可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本实用新型实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间件间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
虽然本实用新型所揭露的实施方式如上，但所述的内容仅为便于理解本实用新型而采用的实施方式，并非用以限定本实用新型。任何本实用新型所属领域内的技术人员，在不脱离本实用新型所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本实用新型的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种显示基板，其特征在于，包括基底以及在所述基底上设置的多个对应不同颜色的子像素，所述每个子像素包括像素驱动电路和电连接所述像素驱动电路的有机电致发光二极管；
所述像素驱动电路包括第一晶体管，第二晶体管和存储电容，所述第一晶体管的栅电极耦接于第一扫描线，所述第一晶体管的第一极耦接于数据线，所述第一晶体管的第二极耦接于所述第二晶体管的栅电极；所述第二晶体管的第一极耦接于第一电源电压线，所述第二晶体管的第二极耦接于所述有机电致发光二极管的第一极，所述有机电致发光二极管的第二极耦接于第二电源电压线；所述存储电容的第一极与所述第二晶体管的栅电极耦接，所述存储电容的第二极与所述第二晶体管的第二极耦接，所述存储电容用于存储所述第二晶体管的栅电极的电位；
在垂直于所述基底的方向上，所述显示基板包括叠设的第一金属层、第一绝缘层、金属氧化物层、第二绝缘层和第二金属层；
所述金属氧化物层包括第一图形、第二图形和电容图形，所述第一图形作为所述第一晶体管的有源层，所述第二图形作为所述第二晶体管的有源层，所述电容图形作为所述存储电容的第一极；
所述第一金属层包括第一极板，所述第一极板在基底上的正投影与所述电容图形在基底上的正投影至少存在第一交叠区域，以形成第一存储电容；
所述第二金属层包括第二极板，所述第二极板在基底上的正投影与所述电容图形在基底上的正投影至少存在第二交叠区域，以形成第二存储电容；
所述第一极板和第二极板的电位相同。
2.根据权利要求1所述的显示基板，其特征在于，所述第二图形在基底上的正投影与第一极板在基底上的正投影存在交叠区域。
3.根据权利要求1所述的显示基板，其特征在于，所述第一绝缘层与第二绝缘层之间还包括栅绝缘层，所述栅绝缘层的厚度小于第二绝缘层的厚度。
4.根据权利要求3所述的显示基板，其特征在于，所述第一绝缘层的厚度小于所述栅绝缘层和第二绝缘层的厚度之和。
5.根据权利要求1所述的显示基板，其特征在于，所述第一金属层与第二金属层之间还包括栅金属层，所述第二金属层的厚度大于栅金属层的厚度。
6.根据权利要求1所述的显示基板，其特征在于，所述第一晶体管的沟道宽长比小于所述第二晶体管的沟道宽长比。
7.根据权利要求1所述的显示基板，其特征在于，所述第一电源电压线的电压大于第二电源电压线的电压，所述数据线的最大电压小于第一扫描线的最大电压，所述数据线的最大电压小于第一电源电压线的电压。
8.根据权利要求1～7任一所述的显示基板，其特征在于，所述第一图形在基底上的正投影与电容图形在基底上的正投影间隔设置，所述第一图形在基底上的正投影与第一极板在基底上的正投影间隔设置。
9.根据权利要求1～7任一所述的显示基板，其特征在于，所述第一图形和电容图形为一体结构。
10.一种显示装置，其特征在于，包括如权利要求1～9任一所述的显示基板。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071882A (zh) * 2020-09-16 2020-12-11 合肥京东方卓印科技有限公司 显示基板及其制备方法、显示装置
CN112599010A (zh) * 2020-12-15 2021-04-02 昆山国显光电有限公司 显示面板和显示装置
WO2021227744A1 (zh) * 2020-05-15 2021-11-18 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
WO2022017394A1 (zh) * 2020-07-23 2022-01-27 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2864841B2 (ja) * 1992-02-04 1999-03-08 三菱電機株式会社 高周波高出力トランジスタ
KR101962852B1 (ko) * 2012-10-09 2019-03-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US9673267B2 (en) * 2013-03-26 2017-06-06 Lg Display Co., Ltd. Organic light emitting diode display device having a capacitor with stacked storage electrodes and method for manufacturing the same
KR20150044324A (ko) * 2013-10-16 2015-04-24 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그의 제조 방법
KR102407538B1 (ko) * 2013-11-26 2022-06-13 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조 방법
KR102316679B1 (ko) * 2014-08-19 2021-10-26 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102568781B1 (ko) * 2016-05-31 2023-08-22 삼성디스플레이 주식회사 유기발광 표시장치
US10217416B2 (en) * 2016-07-05 2019-02-26 Innolux Corporation Display device
CN107039465A (zh) 2017-04-28 2017-08-11 京东方科技集团股份有限公司 一种阵列基板及制备方法、显示面板和显示装置
KR102568285B1 (ko) * 2017-12-28 2023-08-17 엘지디스플레이 주식회사 유기발광표시패널 및 이를 이용한 유기발광표시장치
CN108428730B (zh) 2018-05-16 2021-01-26 京东方科技集团股份有限公司 Oled显示基板及其制作方法、显示装置
CN110098235B (zh) 2019-05-08 2021-09-24 深圳市华星光电半导体显示技术有限公司 显示面板及其制作方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021227744A1 (zh) * 2020-05-15 2021-11-18 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
WO2022017394A1 (zh) * 2020-07-23 2022-01-27 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN112071882A (zh) * 2020-09-16 2020-12-11 合肥京东方卓印科技有限公司 显示基板及其制备方法、显示装置
CN112071882B (zh) * 2020-09-16 2023-07-28 合肥京东方卓印科技有限公司 显示基板及其制备方法、显示装置
CN112599010A (zh) * 2020-12-15 2021-04-02 昆山国显光电有限公司 显示面板和显示装置

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