CN210535646U - 半导体结构 - Google Patents

Abstract

本实用新型提供了一种半导体结构，包括：半导体衬底；沟槽，形成于半导体衬底内；掺杂介质层，形成于沟槽的底部及侧壁；第一介质层，形成于沟槽内，第一介质层的上表面低于半导体衬底的上表面；衬底延伸层，形成于沟槽未被第一介质层覆盖的侧壁上，并延伸覆盖第一介质层的部分表面；第二介质层，形成于第一介质层及衬底延伸层的表面，并至少填满沟槽。本实用新型所得浅沟槽隔离结构通过形成衬底延伸层以覆盖保护沟槽边缘处的介质层侧壁，避免了边缘缺口缺陷的形成，也增大了有源区面积，降低了窄沟道效应；采用离子注入得到了沟槽底部较宽的浅沟槽隔离结构，改善了隔离效果，提升了产品良率。

Description

半导体结构

技术领域

本实用新型涉及半导体集成电路制造领域，特别是涉及一种半导体结构。

背景技术

目前，浅沟槽隔离结构(STI)被广泛应用于0.25um及以下半导体技术节点的隔离工艺中。其中，影响浅沟槽隔离结构性能的缺陷或参数主要有边缘缺口(divot)及浅沟槽隔离结构的底部宽度等。在现有技术中，浅沟槽隔离结构的边缘经常会在后续的湿法刻蚀中被腐蚀而形成边缘缺口缺陷，进而导致器件失效；此外，随着器件尺寸减小，浅沟槽隔离结构的底部宽度及晶体管的沟道宽度也随之减小，这也会严重影响器件的电学性能。

因此，有必要提出一种新的半导体结构，解决上述问题。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体结构，用于解决现有技术中浅沟槽隔离结构的隔离效果不佳的问题。

为实现上述目的及其它相关目的，本实用新型提供了一种半导体结构的制备方法，包括如下步骤：

1)提供半导体衬底，在所述半导体衬底内形成沟槽；

2)对所述沟槽底部及侧壁进行离子注入，以在所述沟槽的底部及侧壁形成掺杂介质层；

3)在所述沟槽内形成第一介质层，所述第一介质层的上表面低于所述半导体衬底的上表面；

4)在所述沟槽未被所述第一介质层覆盖的侧壁上生长衬底延伸层，所述衬底延伸层位于所述第一介质层上方并暴露所述第一介质层的部分表面；及

5)在所述第一介质层及所述衬底延伸层的表面形成第二介质层，所述第二介质层至少填满所述沟槽。

作为本实用新型的一种优选方案，在步骤1)中，于所述衬底内形成所述沟槽的步骤包含以下步骤：

1-1)在所述半导体衬底的表面沉积刻蚀阻挡层，并对所述刻蚀阻挡层进行图形化处理；及

1-2)以所述刻蚀阻挡层作为刻蚀掩膜对所述半导体衬底进行刻蚀，并在所述半导体衬底内形成所述沟槽。

作为本实用新型的一种优选方案，在步骤2)中，注入的离子包括氧离子。

作为本实用新型的一种优选方案，在步骤2)中，注入的离子还包括硼离子或氯离子中的至少一种。

作为本实用新型的一种优选方案，在步骤2)中，在所述沟槽的底部及侧壁形成所述掺杂介质层后，还包括对所述掺杂介质层进行快速热处理工艺的步骤。

作为本实用新型的一种优选方案，在步骤3)中，在所述沟槽内形成第一介质层包含以下步骤：

3-1)在所述沟槽内填充所述第一介质层，所述第一介质层至少填满所述沟槽；及

3-2)对所述第一介质层进行回刻，以使得所述第一介质层的上表面低于所述半导体衬底的上表面。

作为本实用新型的一种优选方案，在步骤4)中所形成的所述衬底延伸层的上表面与所述半导体衬底的上表面齐平。

作为本实用新型的一种优选方案，在步骤4)中，所生长的所述衬底延伸层的材料与所述半导体衬底的材料相同。

本实用新型还提供了一种半导体结构，包括：

半导体衬底；

沟槽，形成于所述半导体衬底内；

掺杂介质层，形成于所述沟槽的底部及侧壁；

第一介质层，形成于所述沟槽内，所述第一介质层的上表面低于所述半导体衬底的上表面；

衬底延伸层，形成于所述沟槽未被所述第一介质层覆盖的侧壁上，并延伸覆盖所述第一介质层的部分表面；及

第二介质层，形成于所述第一介质层及所述衬底延伸层的表面，并至少填满所述沟槽。

作为本实用新型的一种优选方案，所述掺杂介质层通过在所述沟槽的底部及侧壁进行离子注入并进行快速热处理后形成。

作为本实用新型的一种优选方案，所述掺杂介质层中注入的离子包括氧离子。

作为本实用新型的一种优选方案，所述掺杂介质层中注入的离子还包括硼离子或氯离子中的至少一种。

作为本实用新型的一种优选方案，所述衬底延伸层的上表面与所述半导体衬底的上表面齐平。

作为本实用新型的一种优选方案，所述衬底延伸层的材料与所述半导体衬底的材料相同。

如上所述，本实用新型提供一种半导体结构，具有以下有益效果：

本实用新型通过引入一种新的浅沟槽隔离结构，形成衬底延伸层以覆盖保护沟槽边缘处的介质层侧壁，避免了边缘缺口缺陷的形成，同时也增大了浅沟槽隔离结构间的有源区面积及沟道宽度，降低了窄沟道效应；采用离子注入的方法，得到了沟槽底部较宽的浅沟槽隔离结构，改善了浅沟槽隔离结构的隔离效果，提升了产品良率。

附图说明

图1显示为现有技术得到的浅沟槽隔离结构的横截面示意图。

图2显示为在现有技术的浅沟槽隔离结构之间的有源区上形成晶体管后的俯视示意图。

图3显示为本实用新型实施例一中提供的一种半导体结构的制备方法的流程图。

图4至图20显示为本实用新型实施例一中提供的一种半导体结构的制备方法的各步骤的横截面示意图。

图21显示为在本实用新型实施例一中得到的半导体结构之间的有源区上形成晶体管后的俯视示意图。

元件标号说明

101 硅衬底

102 二氧化硅介质层

102a 边缘缺口

103 有源区

104 浅沟槽隔离结构

105 半导体衬底

106 栅极

201 半导体衬底

201a 沟槽

201b 衬底延伸层

201c 字线沟槽

202 掺杂介质层

203 第一介质层

204 第二介质层

205 衬垫氧化层

206 氮化硅阻挡层

207 光刻胶层

207a 抗反射涂层

208 氮化硅隔离层

209 硬掩膜层

210 字线光刻胶层

210a 字线光刻胶抗反射涂层

211 隔离氧化层

212 第一导电层

213 第二导电层

214 氮化硅填充层

303 有源区

303a 衬底有源区

304 浅沟槽隔离结构

305 半导体衬底

306 栅极

W1 沟道宽度

W2 扩展沟道宽度

S1～S5 本实用新型实施例一中提供的半导体结构的制备方法的步骤1)～5)

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其它优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图21。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

如图1所示，是采用现有技术得到的浅沟槽隔离结构的横截面示意图。在硅衬底101上形成的沟槽中填充二氧化硅介质层102，以形成浅沟槽隔离结构，而在后续的工艺制程中，一般还需要使用湿法刻蚀去除硅衬底101表面的介质层，这就会同时刻蚀到沟槽中的二氧化硅介质层102，并在沟槽边缘形成边缘缺口102a。所述边缘缺口102a会在后续工艺中形成额外的漏电流通道，影响隔离效果，甚至导致器件失效。此外，浅沟槽隔离结构的底部宽度a1也对浅沟槽隔离结构的漏电性能有较大影响，较窄的底部宽度a1会导致出现衬底漏电流，影响器件的电学性能。

如图2所示，是在现有技术的浅沟槽隔离结构之间的有源区上形成晶体管后的俯视示意图。有源区103被浅沟槽隔离结构104从半导体衬底105上所隔离，栅极106形成于所述有源区103上。随着器件集成度的不断发展，晶体管的沟道宽度W1不断减小，容易出现窄沟道效应，提升晶体管阈值电压，降低驱动电流，影响器件电学性能。

请参阅图3至图21，本实用新型提供了一种半导体结构的制备方法，包括如下步骤：

1)提供半导体衬底201，在所述半导体衬底201内形成沟槽201a；

2)对所述沟槽201a底部及侧壁进行离子注入，以在所述沟槽201a的底部及侧壁形成掺杂介质层202；

3)在所述沟槽201a内形成第一介质层203，所述第一介质层203的上表面低于所述半导体衬底201的上表面；

4)在所述沟槽201a未被所述第一介质层203覆盖的侧壁上生长衬底延伸层201b，所述衬底延伸层201b位于所述第一介质层203上方并暴露所述第一介质层203的部分表面；及

5)在所述第一介质层203及所述衬底延伸层201b的表面形成第二介质层204，所述第二介质层204至少填满所述沟槽201a。

在步骤1)中，请参阅图3的S1步骤及图4至图6，提供一半导体衬底201，在所述半导体衬底201内形成沟槽201a。可选地，于所述衬底内形成所述沟槽的步骤包含以下步骤：1-1)在所述半导体衬底201的表面沉积刻蚀阻挡层，并对所述刻蚀阻挡层进行图形化处理；1-2)以所述刻蚀阻挡层作为刻蚀掩膜对所述半导体衬底201进行刻蚀，并在所述半导体衬底201内形成所述沟槽。在本实施例中，所述半导体衬底201包含硅衬底，在所述半导体衬底201的表面生长衬垫氧化层205，在所述衬垫氧化层205的表面生长氮化硅阻挡层206。生长所述衬垫氧化层205的方法包含热氧化工艺，生长所述氮化硅阻挡层206的方法包含化学气相沉积。可选地，通过光刻及刻蚀对所述氮化硅阻挡层206进行图形化处理。在所述氮化硅阻挡层206的表面涂布光刻胶层207，可选地，在涂布所述光刻胶层207前可先涂布一层抗反射涂层207a。通过曝光并显影获得图形化的所述光刻胶层207，如图4所示。以图形化的所述光刻胶层207作为刻蚀掩膜，对所述抗反射涂层207a、所述氮化硅阻挡层206及所述衬垫氧化层205进行刻蚀，并通过灰化去胶移除所述光刻胶层207及所述抗反射涂层207a，如图5所示。以所述氮化硅阻挡层206作为刻蚀阻挡层，对暴露的所述半导体衬底201进行干法刻蚀，并形成所述沟槽201a，如图6所示。需要指出的是，所述干法刻蚀在刻蚀所述半导体衬底201时，需要对所述氮化硅阻挡层206保持较高的选择比，以确保所述氮化硅阻挡层206在刻蚀后仍保留一定的厚度，例如40～100nm，使其能够在后续的离子注入工艺中对位于其下方的有源区进行遮挡保护。

在步骤2)中，请参阅图3的S2步骤及图7至图8，对所述沟槽201a底部及侧壁进行离子注入，以在所述沟槽201a的底部及侧壁形成掺杂介质层202。可选地，对所述沟槽201a底部及侧壁的注入区域202a进行离子注入时，注入的离子主要为氧离子，也可以在其中掺入少量杂质离子，如硼离子或氯离子等，以提高氧化速率，减少缺陷，如图7所示。所述离子注入的注入剂量为10¹²至10¹⁵ions/cm²，注入能量为5KeV至35KeV。在完成所述离子注入后，对所述注入区域202a进行快速热处理(RTP)以消除离子注入产生的损伤，所述快速热处理的升温和降温速率的范围均为10～200℃/s。在所述离子注入和所述快速热处理后，在注入区域202a形成由二氧化硅构成的所述掺杂介质层202，如图8所示。所述掺杂介质层202使所述浅沟槽隔离结构的宽度不再局限于所述沟槽201a的宽度，大幅加宽了所述浅沟槽隔离结构的底部宽度，减少了衬底漏电流，提升了器件的电学性能。此外，所述掺杂介质层202还可以作为所述沟槽中的二氧化硅衬垫层，免去了后续在所述沟槽中填充介质层时，需要先在所述沟槽中生长二氧化硅衬垫层的步骤。

在步骤3)中，请参阅图3的S3步骤及图9至图10，在所述沟槽201a内形成第一介质层203，所述第一介质层203的上表面低于所述半导体衬底201的上表面。可选地，采用高密度等离子体化学气相沉积(HDPCVD)在所述沟槽201a内形成所述第一介质层203，所述第一介质层203包含二氧化硅层，所述第一介质层203至少填满所述沟槽201a。在本实施例中，所述第一介质层203还覆盖了所述氮化硅阻挡层206的表面，如图9所示。采用回刻工艺对所述第一介质层203进行刻蚀，使所述第一介质层203的上表面低于所述半导体衬底201的上表面，如图10所示。所述回刻工艺包含干法刻蚀，要求对硅及氮化硅具有较高选择比，且在回刻后的所述第一介质层203的上表面保持平整。可选地，所述第一介质层203的上表面低于所述半导体衬底201的上表面的落差为5～25nm。这可以使得所述沟槽201a侧壁上的落差部分区域暴露出来，以便在后续步骤中在暴露区域形成所述衬底延伸层201b，所述落差的大小对于所述衬底延伸层201b的外延生长是一个重要参数，可以有效地控制外延生长速率和外延层厚度。

在步骤4)中，请参阅图3的S4步骤及图11，在所述沟槽201a未被所述第一介质层203覆盖的侧壁上生长衬底延伸层201b，所述衬底延伸层201b位于所述第一介质层203上方并暴露所述第一介质层203的部分表面。可选地，采用化学气相沉积在所述沟槽201a未被所述第一介质层203覆盖的侧壁上进行所述衬底延伸层201b的外延生长。形成所述衬底延伸层201b的材料和半导体衬底201的材料相同，在本实施例中都是硅材料，所述外延生长包含同质外延，即外延层和衬底化学性质和晶体结构都相同。所述外延生长的工艺温度范围为800～1200℃，工艺时间范围为0.1～15min。在所述外延生长结束后，所形成的所述衬底延伸层201b位于所述第一介质层203上方并暴露所述第一介质层203的部分表面，且所述衬底延伸层201b的上表面与所述半导体衬底201的上表面保持齐平，如图11所示。需要指出的是，在本实用新型的其他实施例中，所述衬底延伸层201b的材料也可以与所述半导体衬底201的材料不同；所述衬底延伸层201b的材料还包括锗硅或掺杂硅材料；形成所述衬底延伸层201b的方法也不限于在所述第一介质层203覆盖的侧壁上进行外延生长，也可以采用先沉积衬底延伸材料后，通过光刻及刻蚀的方法形成所述衬底延伸层201b。

在步骤5)中，请参阅图3的S5步骤及图12至图14，在所述第一介质层203及所述衬底延伸层201b的表面形成第二介质层204，所述第二介质层204至少填满所述沟槽201a。可选地，采用高密度等离子体化学气相沉积(HDPCVD)在所述第一介质层203及所述衬底延伸层201b的表面形成第二介质层204，所述第二介质层204包含二氧化硅层，所述第二介质层204至少填满所述沟槽201a。在本实施例中，所述第二介质层204还覆盖了所述氮化硅阻挡层206的表面，如图12所示。以所述氮化硅阻挡层206作为化学机械研磨的停止阻挡层对所述第二介质层204进行化学机械研磨，在所述化学机械研磨后，所述第二介质层204的上表面与所述氮化硅阻挡层206的上表面保持齐平，如图13所示。使用热磷酸湿法刻蚀或对氧化硅有较高选择比的干法刻蚀去除所述氮化硅阻挡层206，得到本实施例所提供的浅沟槽隔离结构，如图14所示。

作为示例，请参阅图15至图20，在步骤5)后，还包含了在所述浅沟槽隔离结构所隔离的所述半导体衬底201内形成埋入式字线结构的工艺步骤。在步骤5)中去除所述氮化硅阻挡层206后，在所述衬垫氧化层205及所述第二介质层204上方依次形成氮化硅隔离层208和硬掩膜层209。所述硬掩膜层209为包含碳和氮氧化硅的复合层结构，在本实施例中，所述硬掩膜层209的膜层结构自下而上为碳-氮氧化硅-碳-氮氧化硅。在所述硬掩膜层209的表面涂布字线光刻胶层210，可选地，在涂布所述字线光刻胶层210前，先在所述硬掩膜层209的表面涂布一层字线光刻胶抗反射层210a。通过曝光和显影，形成图形化的所述字线光刻胶层210，如图15所示。可选地，根据实际曝光尺寸的大小，可以选择使用光刻间距倍增技术(pitch doubling)。以所述字线光刻胶层210作为刻蚀掩膜，通过干法刻蚀，刻蚀下层暴露出的所述字线光刻胶抗反射涂层210a及所述硬掩膜层209，并通过灰化去胶去除所述字线光刻胶层210及所述字线光刻胶抗反射涂层210a，形成图形化的所述硬掩膜层209，如图16所示。以所述硬掩膜层209作为刻蚀掩膜，刻蚀下层的所述氮化硅隔离层208、所述衬垫氧化层205及所述半导体衬底201，形成字线沟槽201c，如图17所示。去除刻蚀后残留的所述硬掩膜层209，并在所述字线沟槽201c内依次生长隔离氧化层211、第一导电层212及第二导电层213，如图18所示，在本实施例中，所述第一导电层212及所述第二导电层213还覆盖了所述氮化硅隔离层208的表面。可选地，所述隔离氧化层211包含二氧化硅层，所述第一导电层212包含氮化钛层，所述第二导电层213包含金属钨层。对所述第一导电层212及所述第二导电层213进行刻蚀，使其上表面低于所述半导体衬底201的上表面，以形成所述埋入式字线结构的导电部分，如图19所示。在所述第一导电层212及所述第二导电层213的上表面填充氮化硅填充层214，所述氮化硅填充层214至少填满所述字线沟槽201c，在本实施例中，所述氮化硅填充层214还覆盖了所述氮化硅隔离层208的上表面，如图20所示。从图20中还可以看出，作为栅极的所述埋入式字线结构两侧的有源区通过所述衬底延伸层201b得到扩展，从而有效地增加了有源区的面积。对于半导体存储器器件而言，后续工艺还包括制备位线结构及电容连接线的步骤，在本实施中不再赘述。

作为示例，为了进一步阐释本实施例中通过形成所述衬底延伸层201b对有源区面积的扩展，请参阅图21。图21是在本实施例中所得到浅沟槽隔离结构之间的有源区上形成晶体管后的俯视示意图。有源区303被浅沟槽隔离结构304从半导体衬底305上所隔离，栅极306形成于所述有源区303上。其中，衬底有源区303a代表了在所述半导体衬底305上形成的有源区范围，其面积与图2中的未生长所述衬底延伸层201b时的有源区103的大小相同。而本实施例中通过生长所述衬底延伸层201b扩展了所述有源区303的面积，使晶体管的扩展沟道宽度W2高于图2中现有技术下的晶体管的沟道宽度W1，降低了窄沟道效应，从而降低了晶体管阈值电压，提高了驱动电流，优化了器件性能。

实施例二

请参阅图14，本实用新型还提供了一种半导体结构，包括：

半导体衬底201；

沟槽201a，形成于所述半导体衬底201内；

掺杂介质层202，形成于所述沟槽201a的底部及侧壁；

第一介质层203，形成于所述沟槽201a内，所述第一介质层203的上表面低于所述半导体衬底201的上表面；

衬底延伸层201b，形成于所述沟槽201a未被所述第一介质层203覆盖的侧壁上，并延伸覆盖所述第一介质层203的部分表面；及

第二介质层204，形成于所述第一介质层203及所述衬底延伸层201b的表面，并至少填满所述沟槽201a。

如图14所示，在半导体衬底201内形成有沟槽201a，可选地，所述半导体衬底201包含硅衬底。在所述沟槽201a的底部及侧壁形成有掺杂介质层202，可选地，所述掺杂介质层202包含二氧化硅层，通过引入所述掺杂介质层202加宽了所述浅沟槽隔离结构的底部宽度。在所述沟槽201a内填充第一介质层203，所述第一介质层203的上表面低于所述半导体衬底201的上表面，可选地，所述第一介质层203包含二氧化硅层。在所述沟槽201a未被所述第一介质层203覆盖的侧壁上形成有衬底延伸层201b，所述衬底延伸层201b延伸覆盖所述第一介质层203的部分表面，所述衬底延伸层201b可以作为有源区的扩展区域，增加了所述有源区的面积。在所述第一介质层203及所述衬底延伸层201b的表面形成有第二介质层204，所述第二介质层204可以是二氧化硅层，并至少填满所述沟槽201a。

作为示例，所述掺杂介质层202通过在所述沟槽201a的底部及侧壁进行离子注入并进行快速热处理后形成。可选地，所述离子注入的注入剂量为10¹²至10¹⁵ions/cm²，注入能量为5KeV至35KeV。在完成所述离子注入后，对所述注入区域202a进行快速热处理(RTP)以消除离子注入产生的损伤，所述快速热处理的升温和降温速率的范围均为10～200℃/s。

作为示例，所述掺杂介质层202中注入的离子包括氧离子。氧离子注入后可以与所述硅衬底内的硅原子结合，并形成二氧化硅层。

作为示例，所述掺杂介质层202中注入的离子还包括硼离子或氯离子中的至少一种。硼离子或氯离子的注入可以提高在快速热处理过程中硅衬底的氧化速率，减少二氧化硅层中的缺陷。

作为示例，所述衬底延伸层201b的上表面与所述半导体衬底201的上表面齐平。作为有源区的延伸部分，所述衬底延伸层201b的上表面与所述半导体衬底201的上表面保持齐平，有利于实行后续工艺制程，并维持所述半导体衬底201的表面的平坦化。

作为示例，所述衬底延伸层201b的材料与所述半导体衬底201的材料相同。可选地，所述衬底延伸层201b的材料与所述半导体衬底201的材料都是硅材料，通过同质外延生长形成所述衬底延伸层201b。所述外延生长的工艺温度范围为800～1200℃，工艺时间范围为0.1～15min。

综上所述，本实用新型提供了一种半导体结构，包括：半导体衬底；沟槽，形成于所述半导体衬底内；掺杂介质层，形成于所述沟槽的底部及侧壁；第一介质层，形成于所述沟槽内，所述第一介质层的上表面低于所述半导体衬底的上表面；衬底延伸层，形成于所述沟槽未被所述第一介质层覆盖的侧壁上，并延伸覆盖所述第一介质层的部分表面；第二介质层，形成于所述第一介质层及所述衬底延伸层的表面，并至少填满所述沟槽。本实用新型所得浅沟槽隔离结构通过形成衬底延伸层以覆盖保护沟槽边缘处的介质层侧壁，避免了边缘缺口缺陷的形成，同时也增大了浅沟槽隔离结构间的有源区面积，扩展了晶体管的沟道宽度，降低了窄沟道效应；采用离子注入的方法，得到了沟槽底部较宽的浅沟槽隔离结构，改善了浅沟槽隔离结构的隔离效果，提升了产品良率。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (2)

1.一种半导体结构，其特征在于，包括：

半导体衬底；

沟槽，形成于所述半导体衬底内；

二氧化硅层，形成于所述沟槽的底部及侧壁；

第一介质层，形成于所述沟槽内，所述第一介质层的上表面低于所述半导体衬底的上表面；

衬底延伸层，形成于所述沟槽未被所述第一介质层覆盖的侧壁上，并延伸覆盖所述第一介质层的部分表面；及

第二介质层，形成于所述第一介质层及所述衬底延伸层的表面，并至少填满所述沟槽。

2.根据权利要求1所述的一种半导体结构，其特征在于，所述衬底延伸层的上表面与所述半导体衬底的上表面齐平。

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