CN209045566U - 导电插塞结构及半导体器件 - Google Patents
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Abstract
本实用新型提供了一种导电插塞结构及半导体器件，通过在接触孔中形成硅化物层以降低接触电阻，并且所述接触孔底壁的所述硅化物层上形成有绝缘层，从而当电流从导电层向下传递时，可利用所述绝缘层形成一道屏障，使得电流无法垂直泄露进所述衬底中，从而降低了电流对源区和漏区的冲击力，降低了器件产生缺陷了几率。
Description
技术领域
本实用新型涉及半导体制造技术领域，尤其涉及一种导电插塞结构及半导体器件。
背景技术
随着集成电路的制作向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元件数量也越来越多，这种发展使得晶圆表面无法提供足够的面积来制作所需的互连线。为了满足元件缩小后的互连线需求，两层及两层以上的多层金属互连线的设计成为超大规模集成电路技术所通常采用的一种方法。目前，不同金属层或者金属层与衬底中的器件之间的导通，是通过金属层与金属层之间或者金属层与衬底之间的介质层中的导电插塞来实现的。
对于导电插塞来说，接触电阻是一个关键的尺寸，随着集成电路集成度的提高，半导体制造工艺的特征尺寸也越来越小，导致导电插塞的接触电阻越来越高，为了降低接触电阻，导电插塞中通常会采用硅化物工艺形成硅化物层以降低接触电阻，但是硅化物层也会产生较大的结漏，对于存储器件来说，结漏对是数据保存非常不利。
实用新型内容
本实用新型的目的在于提供一种导电插塞结构及半导体器件，能够同时降低接触电阻和结漏。
为了达到上述目的，本实用新型提供了一种导电插塞结构，形成于一衬底的源区和/或漏区的接触孔内，所述导电插塞结构包括：
硅化物层，所述硅化物层覆盖所述接触孔的侧壁及底壁；
绝缘层，位于对应覆盖所述接触孔底壁的所述硅化物层上；
导电层，填充在所述接触孔中并位于所述硅化物层及所述绝缘层上。
可选的，所述导电插塞结构还包括缓冲层，所述缓冲层覆盖所述绝缘层以及对应覆盖所述接触孔侧壁上的所述硅化物层。
可选的，所述缓冲层为钛层和氮化钛层的叠层或镓层与氮化镓层的叠层。
可选的，所述缓冲层的厚度介于4nm-10nm。
可选的，所述接触孔在垂直于深度方向上的横截面宽度介于20nm-50nm。
可选的，所述硅化物层的材料包括硅化钴、硅化镍、硅化铂、硅化钽、硅化钼及硅化钛中的一种或多种。
可选的，所述硅化物层的厚度介于5nm-10nm。
可选的，所述绝缘层的材料包括氧化钴、氧化镍、氧化铂、氧化钽、氧化钼及氧化钛中的一种或多种。
可选的，所述绝缘层的厚度介于1nm-3nm。
本实用新型还提供了一种半导体器件，包括衬底及所述的导电插塞结构，所述衬底的源区和/或漏区中形成有一接触孔，所述导电插塞结构形成于所述接触孔中。
可选的，所述衬底上还形成有一介质层，所述接触孔贯穿所述介质层并延伸至所述衬底中，以使所述导电层部分位于所述衬底中，部分位于所述介质层中。
可选的，所述接触孔在垂直于深度方向上的截面呈方形。
在本实用新型提供的导电插塞结构及半导体器件中，通过在接触孔中形成硅化物层以降低接触电阻，并且所述接触孔底壁的所述硅化物层上形成有绝缘层，从而当电流从导电层向下传递时，可利用所述绝缘层形成一道屏障，使得电流无法垂直泄露进所述衬底中，从而降低了电流对源区和漏区的冲击力，降低了器件产生缺陷了几率。
尤其是，针对平面型场效应晶体管而言，其源区和漏区横向排布，因此当电流从导电插塞横向流通至源区和/或漏区中时，则更易于实现源区和漏区之间的电流导通，并能够减小源区至衬底或漏区至衬底之间的漏电流，从而可有效提高场效应晶体管的导通性能。
附图说明
图1为本实用新型实施例提供的半导体器件的形成方法；
图2-图7为本实用新型实施例提供的采用所述半导体器件的形成方法形成的半导体结构的示意图；
其中，附图标记为：
1-衬底；2-介质层；3-接触孔；41-复合结构层；42-硅化物层；43-绝缘层；45-导电层；h-接触孔在垂直于深度方向上的横截面宽度。
具体实施方式
下面将结合示意图对本实用新型的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
请参阅图7，其为本实施例提供的导电插塞结构的示意图，如图2-图7所示，所述的导电插塞结构形成于一衬底1的源区和/或漏区的接触孔3内，所述导电插塞结构包括硅化物层42，所述硅化物层42覆盖所述接触孔3的侧壁及底壁；绝缘层43，位于对应覆盖所述接触孔3底壁的所述硅化物层42上；导电层45，填充在所述接触孔3中并位于所述硅化物层42及所述绝缘层43上。
具体的，如图2和图6所示，所述衬底1为包含硅材料的衬底，且所述衬底1的源区和/或漏区中形成有所述接触孔3，即所述接触孔3的底部暴露出所述衬底1中的源区和/或漏区(未图示)，所述导电插塞结构形成于所述接触孔3中，以将所述接触孔3连出。
所述导电插塞结构包括依次重叠的硅化物层42、绝缘层43、缓冲层44及导电层45，其中，所述硅化物层42覆盖所述接触孔3的内壁，所述绝缘层43覆盖对应所述接触孔3底壁上的所述硅化物层42，所述缓冲层44覆盖所述绝缘层43及对应所述接触孔3侧壁上的所述硅化物层42，所述导电层45将所述接触孔3填充满并位于所述硅化物层42及所述绝缘层43上，并向上延伸至所述衬底1的表面上。所述硅化物层42可以降低所述导电插塞结构接触电阻，但是所述硅化物层42也会产生较大的结漏，而由于所述接触孔3的侧壁上是没有所述绝缘层43的，所述硅化物层42、所述缓冲层44及所述导电层45均为导电材料，所以电流从所述导电层45向下流时，在垂直方向上会被所述绝缘层43阻挡，只能流向所述接触孔3的侧壁(如图7所示的箭头方向)，不会垂直的泄露进衬底中，从而降低了电流对源区和/或漏区的冲击力，防止器件产生缺陷。
本实施例中，可选的，所述接触孔3在垂直于深度方向上的截面呈方形，其横截面宽度介于20nm-50nm，所述硅化物层42、绝缘层43及缓冲层44都较薄，仅仅是覆盖所述接触孔3的侧壁而没有完全填充所述接触孔3，所述硅化物层的厚度介于5nm-10nm，所述绝缘层43的厚度介于1nm-3nm，所述缓冲层44的厚度介于4nm-10nm，所述接触孔3剩余的部分被所述导电层45填充。进一步，所述硅化物层42的材料可以是难容金属的硅化物，例如是硅化钴、硅化镍、硅化铂、硅化钽、硅化钼及硅化钛中的一种或多种，所述绝缘层43的材料为不导电的绝缘材料，例如是包括氧化钴、氧化镍、氧化铂、氧化钽、氧化钼及氧化钛中的一种或多种；所述绝缘层43的材料可以与所述硅化物层42的材料相对应，例如，所述硅化物层42的材料为硅化钴，所述绝缘层43的材料就采用氧化钴，这样可以简化制备的工艺；所述缓冲层44起到缓冲应力、匹配各膜层之间粘附力的作用，其材料可以是钛层和氮化钛层的叠层或镓层与氮化镓层的叠层；所述导电层45的材料可以是铜、钨等导电材料。可以理解的是，所述硅化物层42、绝缘层43及缓冲层44的厚度及材料还可以其他，本实用新型不作限制。
进一步，如图2及图7所示，本实施例还提供了一种半导体器件，包括衬底1及所述导电插塞结构，所述衬底1的源区和/或漏区中形成有一接触孔3，所述导电插塞结构形成于所述接触孔3中。具体的，所述半导体器件例如为场效应晶体管。
可选的，所述衬底1上还形成有一介质层2，所述接触孔3贯穿所述介质层2并延伸至所述衬底1中，且所述导电插塞结构的导电层45还延伸至所述衬底1上的介质层2中，以使所述导电层45部分位于所述衬底1中，部分位于所述介质层2中，所述介质层2可以隔离和保护所述导电插塞结构。
基于此，如图1所示，本实施例还提供了一种半导体器件的制备方法，包括：
S1：提供衬底，所述衬底的源区和/或漏区形成有一接触孔；
S2：形成硅化物层及绝缘层于所述接触孔内，以使所述硅化物层覆盖所述接触孔的侧壁及底壁，所述绝缘层位于对应覆盖所述接触孔底壁的所述硅化物层上；
S3：填充导电材料于所述接触孔中以构成导电层，且所述导电层位于所述硅化物层及所述绝缘层上。
具体的，如图2所示，首先提供一衬底1，并在所述衬底1上形成介质层2，所述介质层2的厚度可以与需要形成的导电层的厚度相等。然后刻蚀所述介质层2及部分厚度的所述衬底1，所述介质层2中以形成接触孔3，且所述接触孔3贯穿所述介质层2并延伸至所述衬底1的源区和/或漏区中。可以理解的是，所述接触孔3的尺寸及位置可以依据实际情况作出调整。
接下来，如图3所示，采用高温化学气相沉积法，在温度大于等于700摄氏度的环境下沉积一金属材料于所述接触孔3中，在沉积的过程中，由于温度较高，会使金属材料被氧化，最终形成一复合结构层41于所述接触孔3的内壁上，所述复合结构层41中对应覆盖所述接触孔3底壁的部分包含了所述金属材料及所述金属材料的氧化物构成的混合材料，而由于沉积工艺中侧壁的反应速度本来就比较慢，导致所述复合结构层41中对应覆盖所述接触孔3侧壁的部分仅包含了所述金属材料，或者包含了所述金属材料与极少量的所述金属材料的氧化物。
接下来执行退火工艺，以使所述复合结构层41中的部分金属材料会与所述衬底1中的硅反应生成所述硅化物。接着如图5所示，采用湿法清洗去除未参与反应的所述金属材料，形成硅化物层42，由于所述金属材料的氧化物没有被去除，湿法清洗后同时也形成了绝缘层43，由于所述金属材料的氧化物绝大部分存在于对应覆盖所述接触孔3的底壁，所以所述绝缘层43覆盖所述接触孔3底壁的所述硅化物层42上。
进一步，如图6所示，接着形成缓冲层44于所述绝缘层43上，所述缓冲层43对应覆盖所述接触孔3侧壁上的所述硅化物层42并且还向上延伸至所述衬底1的表面上，最后如图7所示，在所述接触孔3中填充导电材料以形成所述导电层45，所述导电层45位于所述硅化物层42及所述绝缘层43上，且所述导电层45向上延伸至所述衬底1的表面上以与所述介质层2齐平。
综上，在本实用新型实施例提供的导电插塞结构及半导体器件中，通过在接触孔中形成硅化物层以降低接触电阻，并且所述接触孔底壁的所述硅化物层上形成有绝缘层，从而当电流从导电层向下传递时，可利用所述绝缘层形成一道屏障，使得电流无法垂直泄露进所述衬底中，从而降低了电流对源区和漏区的冲击力，降低了器件产生缺陷了几率。
上述仅为本实用新型的优选实施例而已，并不对本实用新型起到任何限制作用。任何所属技术领域的技术人员，在不脱离本实用新型的技术方案的范围内，对本实用新型揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本实用新型的技术方案的内容，仍属于本实用新型的保护范围之内。
Claims (12)
1.一种导电插塞结构，形成于一衬底的源区和/或漏区的接触孔内，其特征在于，所述导电插塞结构包括：
硅化物层，所述硅化物层覆盖所述接触孔的侧壁及底壁；
绝缘层，位于对应覆盖所述接触孔底壁的所述硅化物层上；
导电层，填充在所述接触孔中并位于所述硅化物层及所述绝缘层上。
2.如权利要求1所述的导电插塞结构，其特征在于，所述导电插塞结构还包括缓冲层，所述缓冲层覆盖所述绝缘层以及对应覆盖所述接触孔侧壁上的所述硅化物层。
3.如权利要求2所述的导电插塞结构，其特征在于，所述缓冲层为钛层和氮化钛层的叠层或镓层与氮化镓层的叠层。
4.如权利要求2所述的导电插塞结构，其特征在于，所述缓冲层的厚度介于4nm-10nm。
5.如权利要求1所述的导电插塞结构，其特征在于，所述接触孔在垂直于深度方向上的横截面宽度介于20nm-50nm。
6.如权利要求1所述的导电插塞结构，其特征在于，所述硅化物层的材料包括硅化钴、硅化镍、硅化铂、硅化钽、硅化钼及硅化钛中的一种或多种。
7.如权利要求1或6所述的导电插塞结构，其特征在于，所述硅化物层的厚度介于5nm-10nm。
8.如权利要求1所述的导电插塞结构，其特征在于，所述绝缘层的材料包括氧化钴、氧化镍、氧化铂、氧化钽、氧化钼及氧化钛中的一种或多种。
9.如权利要求1或8所述的导电插塞结构，其特征在于，所述绝缘层的厚度介于1nm-3nm。
10.一种半导体器件，其特征在于，包括衬底及如权利要求1-9中任一项所述的导电插塞结构，所述衬底的源区和/或漏区中形成有一接触孔，所述导电插塞结构形成于所述接触孔中。
11.如权利要求10所述的半导体器件，其特征在于，所述衬底上还形成有一介质层，所述接触孔贯穿所述介质层并延伸至所述衬底中，以使所述导电层部分位于所述衬底中，部分位于所述介质层中。
12.如权利要求10所述的半导体器件，其特征在于，所述接触孔在垂直于深度方向上的截面呈方形。
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