CN208970514U - Nmos器件 - Google Patents
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Abstract
本实用新型涉及一种NMOS器件，所述NMOS器件100包括：Si衬底101；SiGe虚衬底102，设置于所述Si衬底101上表面；P型SiGe层103，设置于所述晶化SiGe层102上表面；栅极104，设置于所述N型应变Ge层103上表面中间位置处；源区105与漏区106，设置于所述N型应变Ge层103上部并分别位于所述栅极104两侧位置处；源区电极107、漏区电极108，分别设置于所述源区105上表面中间位置处与所述漏区106上表面中间位置处。本实用新型提供的NMOS器件，其迁移率比传统NMOS高，工作速度快，性能提高。
Description
技术领域
本实用新型属于集成电路技术领域，特别涉及一种NMOS器件。
背景技术
传统的Si基器件，以其低功耗、低噪声、高集成度、可靠性好等优点在集成电路(IC,Integrated Circuit)领域占据着重要的地位。微电子技术的发展一直沿着在两个方向进行，一是不断缩小芯片的特征尺寸，在20世纪80年代末90年代初，芯片特征尺寸缩小到1μm以下，90年代末达到0.18μm，目前45nm集成电路已进入大规模的生产时期，在单个芯片上可集成约几十亿个晶体管。这不仅提高了集成度，同时也使其速度、功耗、可靠性等大大地改善。
随着器件特征尺寸的不断缩小，电路的速度不断增快，静态漏电、功耗密度也在增大、迁移率退化等物理极限使器件性能不断恶化，IC芯片逐渐趋近其物理与工艺极限，传统Si基器件和集成电路逐渐显示出其缺陷和不足，使得Si基集成电路技术难以再按照摩尔定律继续发展下去。Si基微电子器件已经不能满足集成电路的的快速发展，这就需要有其他材料的理论与技术的突破，于是采用新的沟道材料、新的工艺技术和新的集成方式势在必行。目前一个新的发展趋势就是将现有成熟的微电子和光电子技术结合，充分发挥硅基微电子先进成熟的工艺技术、高密度集成、价格低廉以及光子极高的传输速率、高抗干扰性和低功耗的优势，实现硅基光电集成；另一个趋势就是使用高迁移率材料作为MOSFET器件的沟道以提升器件速度。近年来，压应变Ge材料由于同时具备这两种优势而得到了重点研究。
锗(Ge)材料的空穴迁移率为1900cm2/V·s约为Si材料的4倍，由于Ge材料具有较高的空穴迁移率，因此将Ge作为沟道是提高NMOS性能的重要方法。NMOS器件的性能是当前的CMOS电路性能提升的关键，原因在于相同宽长比的条件下，NMOS的驱动电流往往比NMOS小很多。一般是增大NMOS器件的宽长比来实现驱动电流的匹配，但这样会使电路的速度和集成度都受到一定影响，降低电路的整体性能。为了解决这个问题，最有效的办法就是提高NMOS器件中沟道材料的空穴迁移率。应变锗技术可使载流子的迁移率增加，即保持器件的尺寸的前提下提升器件的性能。
材料是器件制作的重要前提，因此高质量的应变Ge材料是制备应变Ge NMOS的关键。由于Ge材料机械强度差，并且Ge材料与Si材料的晶格失配率较大，因此选取Si作为衬底，在此衬底上生长一层高Ge组分的SiGe虚衬底，作为应变Ge材料生长的衬底。SiGe层和Si衬底之间的晶格失配度随着Ge组分的增加而增大，所以在Si衬底上直接外延生长高Ge组分SiGe材料比较困难，因此制备高质量的高Ge组分SiGe材料是整个制备过程中的关键。
但是，由于Si与高Ge组分SiGe之间晶格失配位错大，界面位错缺陷在外延层逐渐增厚的过程中，会从高Ge组分SiGe/Si界面开始一直纵向延伸至高Ge组分SiGe表面(高Ge组分SiGe/Si界面处位错密度最高)，进而导致高Ge组分SiGe/Si外延层晶体质量降低，从而难以制备出性能优良的NMOS器件。
因此，如何制备一种性能优良的NMOS器件就变得极其重要。
实用新型内容
为解决现有技术存在的技术缺陷和不足，本实用新型提供了一种NMOS器件，该NMOS器件(100)包括：
Si衬底(101)；
SiGe虚衬底(102)，设置于所述Si衬底(101)上表面；
P型SiGe层(103)，设置于所述晶化SiGe层(102)上表面；
栅极(104)，设置于所述N型应变Ge层(103)上表面中间位置处；
源区(105)与漏区(106)，设置于所述N型应变Ge层(103)上部并分别位于所述栅极(104)两侧位置处；
源区电极(107)、漏区电极(108)，分别设置于所述源区(105)上表面中间位置处与所述漏区(106)上表面中间位置处；
介质层(109)，设置于所述源区(105)上表面并位于所述源区电极(107)两侧位置处、所述漏区(106)上表面并位于所述漏区电极(108)两侧位置处及所述栅极(104)上表面；
钝化层(110)，设置于所述源区电极(107)、所述漏区电极(108)及所述介质层(109)上表面。
在本实用新型的一个实施例中，所述Si衬底(101)为厚度为2μm的单晶硅。
在本实用新型的一个实施例中，所述SiGe虚衬底(102)的厚度为450～500nm。在本实用新型的一个实施例中，P型SiGe层(103)的厚度为900～950nm。
在本实用新型的一个实施例中，所述源区电极(107)与所述漏区电极(108)的厚度均为10～20nm。
与现有技术相比，本实用新型具有以下有益效果：
1)本实用新型提供的NMOS器件，通过采用激光再晶化工艺，使外延层发生固相-液相-固相的两次相变，通过横向释放高Ge组分SiGe与Si之间的失配位错，可极大提升高Ge组分SiGe/Si外延层的晶体质量，为后续应变锗的生长提供了重要前提；
2)本实用新型提供的NMOS器件，迁移率比传统NMOS器件高，器件工作速度快，性能得到极大改善。
附图说明
下面将结合附图，对本实用新型的具体实施方式进行详细的说明。
图1为本实用新型实施例提供的一种NMOS器件的结构示意图；
图2a-图2m为本实用新型实施例的一种NMOS器件的制备方法示意图；
图3为本实用新型实施例提供的一种激光再晶化工艺的示意图；
图4为本实施例提供的一种计算机的结构示意图。
具体实施方式
下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。
实施例一
请参见图1，图1为本实用新型实施例提供的一种NMOS器件的结构示意图，该NMOS器件100包括：
Si衬底101；
SiGe虚衬底102，设置于所述Si衬底101上表面；
P型SiGe层103，设置于所述晶化SiGe层102上表面；
栅极104，设置于所述N型应变Ge层103上表面中间位置处；
源区105与漏区106，设置于所述N型应变Ge层103上部并分别位于所述栅极104两侧位置处；
源区电极107、漏区电极108，分别设置于所述源区105上表面中间位置处与所述漏区106上表面中间位置处；
介质层109，设置于所述源区105上表面并位于所述源区电极107两侧位置处、所述漏区106上表面并位于所述漏区电极108两侧位置处及所述栅极104上表面；
钝化层110，设置于所述源区电极107、所述漏区电极108及所述介质层109上表面。
进一步地，在上述实施例的基础上，所述Si衬底101为厚度为2μm的单晶硅。
进一步地，在上述实施例的基础上，所述SiGe虚衬底102的厚度为450～500nm。
进一步地，在上述实施例的基础上，P型SiGe层103的厚度为900～950nm。
进一步地，在上述实施例的基础上，所述源区电极107与所述漏区电极108均为钨。
进一步地，在上述实施例的基础上，所述源区电极107与所述漏区电极108的厚度均为10～20nm。
进一步地，在上述实施例的基础上，所述介质层109为BPSG。
进一步地，在上述实施例的基础上，所述介质层109的厚度为200～300nm。
进一步地，在上述实施例的基础上，所述钝化层110为SiN。
本实施例中，晶化SiGe层是通过激光再晶化工艺，使外延层发生固相-液相-固相的两次相变，通过横向释放SiGe与Si之间的失配位错，可极大提升SiGe/Si外延层的晶体质量，为后续应变锗的生长提供了重要前提；利用上述应变锗制备的NMOS迁移率比传统NMOS高，器件工作速度快，性能提高。
实施例二
请参见图2a-图2m，图2a-图2m为本实用新型实施例的一种NMOS器件的制备方法示意图，该制备方法包括如下步骤：
第1步、选取厚度为2μm的单晶硅材料作为Si衬底001，利用RCA工艺，清洗Si衬底001；然后利用浓度为10％的氢氟酸溶液，清洗Si衬底以去除Si衬底表面的氧化层，如图2a所示。
第2步、(b1)在400℃～500℃温度下，利用磁控溅射工艺，在所述Si衬底上淀积厚度为450～500nm的Si0.11Ge0.89层002，其中0.11与0.89分别表示对应成分的组分比例，如图2b所示；在本步骤中，通过磁控溅射工艺淀积Si0.11Ge0.89层002，淀积速率高，而且Si0.11Ge0.89层002的质量好，适宜大规模生产。
第3步、利用CVD工艺，在所述Si0.11Ge0.89层上淀积厚度为130nm～160nm的SiO2层003；将包括所述Si衬底001、所述Si0.11Ge0.89层002及所述SiO2层003的整个材料进行预热处理(通过预热处理一方面可以显著降低激光再晶化所需的阈值激光功率；另一方面，Si衬底与高Ge组分SiGe外延层存在热失配，体系预热还可以有效防止因激光照射时温度瞬时大幅升高引起的材料开裂现象)；利用激光再晶化工艺处理包括所述Si衬底、所述Si0.11Ge0.89层及所述SiO2层的整个材料，并将所述整个材料进行自然冷却处理；如图2c所示；在本步骤中，SiO2-高Ge组分Si0.11Ge0.89-Si体系795nm连续激光透射规律FDTD(时域有限差分)仿真表明，高Ge组分Si0.11Ge0.89材料上淀积130nm～160nm的二氧化硅时，激光在该层的透过率最优；请参见图3，图3为本实用新型实施例提供的一种激光再晶化工艺的示意图，激光再晶化工艺(Laserre-crystallization,简称LRC)是一种热致相变结晶的方法，通过激光热处理，使外延层发生固相-液相-固相的两次相变，通过横向释放高Ge组分SiGe与Si之间的失配位错，可极大提升高Ge组分SiGe/Si外延层的晶体质量，为后续应变锗的生长提供了重要前提。激光再晶化工艺的激光波长为795nm、激光功率密度为2.85kW/cm2、激光光斑尺寸10mm×1mm、激光移动速度为20mm/s。
第4步、利用干法刻蚀工艺，刻蚀掉所述SiO2层003，得到晶化Si0.11Ge0.89层002作为所述Si0.11Ge0.89虚衬底，如图2d所示。
第5步、在500～600℃温度下，利用CVD工艺在所述Si0.11Ge0.89虚衬底上淀积厚度为900～950nm、掺杂浓度为1×1016～5×1016cm-3的P型Si0.11Ge0.89层004，如图2e所示。
第6步、在250～300℃温度下，利用原子层淀积工艺，在所述P型Si0.11Ge0.89层004上淀积厚度为2～3nm的HfO2层005，如图2f所示。
第7步、利用电子束蒸发工艺，在所述HfO2层005上淀积厚度为10～20nm的Al-Cu层006，如图2g所示。
第8步、利用刻蚀工艺，选择性刻蚀所述HfO2层005与所述Al-Cu层006，在所述P型Si0.11Ge0.89层004表面形成所述栅极007，如图2h所示。
第9步、利用光刻工艺，选择性刻蚀光刻胶，在露出的所述P型Si0.11Ge0.89层004表面分别形成第一离子待注入区域与第二离子待注入区域；利用自对准工艺，通过所述第一离子待注入区域与所述第二离子待注入区域在所述P型Si0.11Ge0.89层004中注入P离子，在所述P型Si0.11Ge0.89层004中分别形成第一离子注入区域与第二离子注入区域；利用快速热退火工艺，对所述第一离子注入区域与所述第二离子注入区域进行退火处理以分别形成所述源区008与所述漏区009，其中，退火时间为30s；去除所述光刻胶，如图2i所示。
第10步、利用CVD工艺，在所述栅极007、所述源区008及所述漏区009上淀积厚度为200～300nm的BPSG层010，如图2j所示。
第11步、利用硝酸与氢氟酸，选择性刻蚀所述BPSG层010，分别形成源区接触孔与漏区接触孔，如图2k所示。
第12步、利用电子束蒸发工艺，通过所述源区接触孔与所述漏区接触孔在所述源区与所述漏区表面淀积厚度为10～20nm的钨层011作为所述源区电极与所述漏区电极，如图2l所示。
第13步、在所述栅极007、源区电极及漏区电极的整个衬底表面淀积厚度为20～30nm的SiN钝化层012，如图2m所示。
实施例三
请参见图4，图4为本实施例提供的一种计算机的结构示意图。该计算机500包括：主板501、设置于主板上的CPU502和内存503；其中，所述CPU502和所述内存503的集成电路中均包括如实施例三所述的NMOS器件。
综上所述，本文中应用了具体个例对本实用新型的结构及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本实用新型的限制，本实用新型的保护范围应以所附的权利要求为准。
Claims (4)
1.一种NMOS器件(100)，其特征在于，包括：
Si衬底(101)；
SiGe虚衬底(102)，设置于所述Si衬底(101)上表面；
P型SiGe层(103)，设置于所述SiGe虚衬底(102)上表面；
栅极(104)，设置于所述P型SiGe层(103)上表面中间位置处；
源区(105)与漏区(106)，设置于所述P型SiGe层(103)上部并分别位于所述栅极(104)两侧位置处；
源区电极(107)、漏区电极(108)，分别设置于所述源区(105)上表面中间位置处与所述漏区(106)上表面中间位置处；
介质层(109)，设置于所述源区(105)上表面并位于所述源区电极(107)两侧位置处、所述漏区(106)上表面并位于所述漏区电极(108)两侧位置处及所述栅极(104)上表面；
钝化层(110)，设置于所述源区电极(107)、所述漏区电极(108)及所述介质层(109)上表面。
2.根据权利要求1所述的NMOS器件(100)，其特征在于，所述Si衬底(101)为厚度为2μm的单晶硅。
3.根据权利要求1所述的NMOS器件(100)，其特征在于，所述SiGe虚衬底(102)的厚度为450～500nm。
4.根据权利要求1所述的NMOS器件(100)，其特征在于，P型SiGe层(103)的厚度为900～950nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201721648197.5U CN208970514U (zh) | 2017-11-30 | 2017-11-30 | Nmos器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201721648197.5U CN208970514U (zh) | 2017-11-30 | 2017-11-30 | Nmos器件 |
Publications (1)
| Publication Number | Publication Date |
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| CN208970514U true CN208970514U (zh) | 2019-06-11 |
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ID=66746151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| CN (1) | CN208970514U (zh) |
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