CN208655611U - 改善翘曲的扇出型晶圆级芯片封装结构 - Google Patents

改善翘曲的扇出型晶圆级芯片封装结构 Download PDF

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Abstract

本实用新型公开了一种改善翘曲的扇出型晶圆级芯片封装结构，包括基体，基体具有第一表面和与其相对的第二表面，第一表面上形成有至少一个向第二表面延伸的凹槽，凹槽侧面与底面垂直或接近垂直，基体第一表面及凹槽内铺设有一层具有压应力的绝缘层，凹槽内的绝缘层上设置有至少一颗芯片，芯片的焊盘面与基体的第一表面平齐或接近平齐；基体的第一表面、芯片的焊盘面及芯片侧面与凹槽的侧壁之间的间隙内铺设有钝化层；钝化层上形成有将芯片的焊盘的电性引出并将多芯片的信号互连的金属重布线层。本实用新型能够有效的减少制程中的翘曲，降低因翘曲导致的产品报废的几率。

Description

改善翘曲的扇出型晶圆级芯片封装结构
技术领域
本实用新型涉及扇出型晶圆级芯片封装技术领域，具体是涉及一种改善翘曲的扇出型晶圆级芯片封装结构。
背景技术
扇出型晶圆级芯片封装是在晶圆尺寸级实现主芯片的扇出封装，也是一种I/O数较多、集成灵活性好的先进封装工艺，可实现一个封装体内垂直和水平方向多芯片集成。目前，扇出型晶圆级芯片封装正在发展成为下一代封装技术，如多芯片、低轮廓封装和3DSiP。随着电子产品向更薄、更轻、更高引脚密度、更低成本方向发展，3D扇出晶圆级芯片封装技术的出现为封装行业向多功能小尺寸封装发展提供了契机。
以硅基多芯片晶圆级扇出(Fan-out)为例，图1示出了一种公知的扇出型晶圆级芯片封装结构，通过晶圆级硅基多芯片扇出，再金属重布线实现多芯片信号互连，再切割成单颗封装体。然而这种封装结构因为多芯片高密度集成，在封装过程中会产生较大的翘曲，这不仅带入制程异常，产品良率低，而且对设备覆盖(cover)翘曲能力要求更苛刻，增加了量产化的难度。现有技术降翘曲的方法，通常是通过治具在退火过程中给产品一个作用力，但是治具的可操作性不高，作用产品受力的均匀性差，且不同的产品需要定制不同的设备，成本较高。
发明内容
为了解决高集成的多芯片晶圆级扇出(Fan-out)封装制程中的翘曲问题，本实用新型提出一种改善翘曲的扇出型晶圆级芯片封装结构，能够有效的减少制程中的翘曲，降低因翘曲导致的产品报废的几率。
本实用新型的技术方案是这样实现的：
一种改善翘曲的扇出型晶圆级芯片封装结构，包括基体，所述基体具有第一表面和与其相对的第二表面，所述第一表面上形成有至少一个向所述第二表面延伸的凹槽，所述凹槽侧面与底面垂直或接近垂直，所述基体第一表面及所述凹槽内铺设有一层具有压应力的绝缘层，所述凹槽内的绝缘层上设置有至少一颗芯片，所述芯片的焊盘面与所述基体的第一表面平齐或接近平齐；所述基体的第一表面、所述芯片的焊盘面及所述芯片侧面与所述凹槽的侧壁之间的间隙内铺设有钝化层；所述钝化层上形成有将所述芯片的焊盘的电性引出并将多芯片的信号互连的金属重布线层。
进一步的，所述芯片通过DAF膜或者印胶的方式粘合于所述凹槽底部。
进一步的，采用真空压膜的方式形成所述钝化层，所述钝化层将所述芯片与所述凹槽之间的间隙填实，并铺在所述基体的第一表面及所述芯片的焊盘面上。
进一步的，通过涂布工艺，在所述芯片与所述凹槽之间的间隙内填充聚合物胶，并在所述芯片的焊盘面上及所述硅基体的第一表面上涂布聚合物胶，聚合物胶固化后形成所述钝化层。
进一步的，所述金属重布线层包括一层金属布线或多层金属布线，多层金属布线之间通过钝化层隔开，最外一层金属布线上覆盖有阻焊层，且该金属布线上形成有用于植焊球的凸点下金属层，所述阻焊层上开设有对应该凸点下金属层的开口，所述凸点下金属层上植有焊球或凸点。
进一步的，所述绝缘层的材料为Si02或Si3N4。
进一步的，所述基体为硅基体。
本实用新型的有益效果是：本实用新型提供一种改善翘曲的扇出型晶圆级芯片封装结构，通过在基体表面的凹槽先沉积一层具有压应力的绝缘层，使基体在最初表现为反翘曲，该反翘曲平衡掉了制作钝化层和线路层等后续增加制程产生的拉应力，从而减少了封装制程中的晶圆的翘曲，同时也减少了封装后的单颗芯片本身的翘曲，提高了产品的可靠性。
附图说明
图1为公知的扇出型晶圆级芯片封装结构的示意图；
图2为本实用新型改善翘曲的扇出型晶圆级芯片封装结构的示意图；
图3为本实用新型改善翘曲的扇出型晶圆级芯片封装结构的晶圆级封装工艺流程图。
具体实施方式
为了能够更清楚地理解本实用新型的技术内容，特举以下实施例详细说明，其目的仅在于更好理解本实用新型的内容而非限制本实用新型的保护范围。实施例附图的结构中各组成部分未按正常比例缩放，故不代表实施例中各结构的实际相对大小。
如图2所示，一种改善翘曲的扇出型晶圆级芯片封装结构，包括基体1，所述基体具有第一表面101和与其相对的第二表面102，所述第一表面上形成有至少一个向所述第二表面延伸的凹槽103，所述凹槽侧面与底面垂直或接近垂直，所述基体第一表面及所述凹槽内铺设有一层具有压应力的绝缘层2，所述凹槽内的绝缘层上设置有至少一颗芯片3，所述芯片的焊盘面301与所述基体的第一表面平齐或接近平齐；所述基体的第一表面、所述芯片的焊盘面及所述芯片侧面与所述凹槽的侧壁之间的间隙内铺设有钝化层4；所述钝化层上形成有将所述芯片的焊盘302的电性引出并将多芯片的信号互连的金属重布线层5。这样，通过在基体表面的凹槽内先沉积一层具有压应力的绝缘层，使基体在最初表现为反翘曲，该反翘曲能够平衡掉制作钝化层和线路层等后续增加制程产生的拉应力，从而减少了封装制程中晶圆的翘曲，同时也减少了封装后的单颗芯片本身的翘曲，提高了产品的可靠性。
优选的，采用PECVD的方式沉积一层均匀的绝缘层，PECVD可选的沉积气体成分较多，且沉积的参数可调节性高，如沉积速度、气体成分、厚度等，可使绝缘层较为均匀，且实现不同大小的压应力，以达到不同产品的降翘曲的需求。沉积绝缘层可选：SiO2、Si4N3、TiN等。绝缘层的厚度优选为1-5μm。
优选的，所述芯片通过DAF膜或者印胶的方式粘合于所述凹槽底部。
优选的，采用真空压膜的方式形成所述钝化层，所述钝化层将所述芯片与所述凹槽之间的间隙填实，并铺在所述基体的第一表面及所述芯片的焊盘面上。
优选的，通过涂布工艺，在所述芯片与所述凹槽之间的间隙内填充聚合物胶，并在所述芯片的焊盘面上及所述硅基体的第一表面上涂布聚合物胶，所述聚合物胶固化后形成所述钝化层。
优选的，所述金属重布线层包括一层金属布线或多层金属布线，多层金属布线之间通过钝化层隔开，最外一层金属布线上覆盖有阻焊层6，且该金属布线上形成有用于植焊球的凸点下金属层，所述阻焊层上开设有对应该凸点下金属层的开口，所述凸点下金属层上植有焊球或凸点7。
优选的，所述基体为硅基体。
图3示例出了本实用新型一种改善翘曲的扇出型晶圆级芯片封装结构的晶圆级封装方法，包括如下步骤：
步骤一：在Si片(基体晶圆)正面通过刻蚀方式在基体上刻出凹槽，槽深可依据封装要求，蚀刻出不同的深度。
步骤二：在Si片正面沉积绝缘层，绝缘层应力方向为压应力，材质为Si02、Si3N4或其他绝缘材质，可根据需要平衡的后续制程拉应力大小，沉积出不同厚度；
步骤三：将芯片晶圆减薄到要求的厚度，再切割成单颗芯片，采用芯片贴装(dieattach)方式，放入对应的凹槽里。芯片与凹槽底部粘合可通过DAF膜或者印胶的方式实现。
步骤四：采用真空压膜的方式，将芯片与凹槽的缝隙填实，同时在芯片表面形成钝化层，再通过曝光、显影将芯片焊垫位置打开。也可以通过涂布工艺，在所述芯片与所述凹槽之间的间隙内填充聚合物胶，并在所述芯片的焊盘面上及所述硅基体的第一表面上涂布聚合物胶，所述聚合物胶固化后形成所述钝化层，再将芯片焊垫的位置打开。
步骤五：采用金属重布线层(RDL)的方式，将Si片上集成的多芯片的信号互连，并扇出至Si片上。重布线时，先沉积一层种子层，如Ti/Cu、Al，再光刻出线路，再沉积厚Cu、厚Al至要求的厚度，形成第一层金属布线；对于I/O接口高密集产品，可采用多层金属布线，即再增加一层钝化层，在其上再重布第二层金属布线；对于湿度敏感的芯片，顶层的线路可采用化学镀方式形成Ni/Au层，以在RDL上形成保护。之后，在芯片的表层(最外层)形成阻焊层，防止水汽进入。
步骤六：在芯片表层的阻焊层上形成金属重布线层的电性引出的焊球，方便后期与PCB扳进行信号互联。之后根据产品要求进行背面减薄，再通过晶圆切割，形成单颗的封装体。也可在背面减薄后，增加背胶，防止上板时芯片断裂。
步骤七：对于后期采用引线键合(Wire Bond)方式进行组装的芯片，同样采用金属重布线层(RDL)的方式，将多芯片的信号互连。重布线RDL时，先沉积一层种子层，如Ti/Cu、Al，再光刻出线路，再沉积厚Cu、厚Al至要求的厚度；对于I/O接口高密集产品，可采用多层金属布线，即再增加一层钝化层，在其上再重布第二层金属布线；表层的金属表面，采用化学镀Ni/Pd/Au在RDL上形成保护，也提高引线键合焊点的结合力。对于高可靠性要求的芯片，可采用涂布的方式，在表层的RDL上形成一层钝化层，再通过曝光、显影将引线键合的焊垫的位置打开。之后根据产品要求进行背面减薄，再通过晶圆切割，形成单颗的封装体。
综上，本实用新型提出了一种改善翘曲的扇出型晶圆级芯片封装结构，首先，在硅基体的正面通过TSV技术刻蚀直槽，之后在硅基正面沉积绝缘层(压应力)。再将处理好的多种芯片放入到直槽中，通过重布线的方式实现多芯片信号互连，再将晶圆切割成单颗芯片，完成对芯片的封装。本发明改善翘曲的扇出型晶圆级芯片封装结构相比已公开的封装结构，硅基正面沉积的绝缘层产生压应力，使得硅基在最初表现出反翘曲。随着后制程中钝化层和线路层的增加，硅基正面的拉应力逐渐累加，硅基正面的绝缘层产生的压应力平衡掉了因正面结构(胶和金属)增加产生的部分拉应力，从而减少封装制程中的翘曲，同时也减少了封装后的单颗芯片本身的翘曲，提高产品的可靠性。
以上实施例是参照附图，对本实用新型的优选实施例进行详细说明。本领域的技术人员通过对上述实施例进行各种形式上的修改或变更，但不背离本实用新型的实质的情况下，都落在本实用新型的保护范围之内。

Claims (7)

1.一种改善翘曲的扇出型晶圆级芯片封装结构，其特征在于，包括基体，所述基体具有第一表面和与其相对的第二表面，所述第一表面上形成有至少一个向所述第二表面延伸的凹槽，所述凹槽侧面与底面垂直或接近垂直，所述基体第一表面及所述凹槽内铺设有一层具有压应力的绝缘层，所述凹槽内的绝缘层上设置有至少一颗芯片，所述芯片的焊盘面与所述基体的第一表面平齐或接近平齐；所述基体的第一表面、所述芯片的焊盘面及所述芯片侧面与所述凹槽的侧壁之间的间隙内铺设有钝化层；所述钝化层上形成有将所述芯片的焊盘的电性引出并将多芯片的信号互连的金属重布线层。
2.根据权利要求1所述的改善翘曲的扇出型晶圆级芯片封装结构，其特征在于，所述芯片通过DAF膜或者印胶的方式粘合于所述凹槽底部。
3.根据权利要求1所述的改善翘曲的扇出型晶圆级芯片封装结构，其特征在于，采用真空压膜的方式形成所述钝化层，所述钝化层将所述芯片与所述凹槽之间的间隙填实，并铺在所述基体的第一表面及所述芯片的焊盘面上。
4.根据权利要求1所述的改善翘曲的扇出型晶圆级芯片封装结构，其特征在于，通过涂布工艺，在所述芯片与所述凹槽之间的间隙内填充聚合物胶，并在所述芯片的焊盘面上及所述基体的第一表面上涂布聚合物胶，聚合物胶固化后形成所述钝化层。
5.根据权利要求1所述的改善翘曲的扇出型晶圆级芯片封装结构，其特征在于，所述金属重布线层包括一层金属布线或多层金属布线，多层金属布线之间通过钝化层隔开，最外一层金属布线上覆盖有阻焊层，且该金属布线上形成有用于植焊球的凸点下金属层，所述阻焊层上开设有对应该凸点下金属层的开口，所述凸点下金属层上植有焊球或凸点。
6.根据权利要求1所述的改善翘曲的扇出型晶圆级芯片封装结构，其特征在于，所述绝缘层的材料为Si02或Si3N4。
7.根据权利要求1所述的改善翘曲的扇出型晶圆级芯片封装结构，其特征在于，所述基体为硅基体。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111341667A (zh) * 2020-02-28 2020-06-26 浙江集迈科微电子有限公司 一种芯片表面覆盖硅材质的六面体封装方式
CN112038242A (zh) * 2020-09-10 2020-12-04 华进半导体封装先导技术研发中心有限公司 先重布线扇出型封装方法及结构
WO2021081943A1 (zh) * 2019-10-31 2021-05-06 华为技术有限公司 芯片堆叠封装结构及其封装方法、电子设备
CN113526454A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种mems封装结构及其制作方法
CN114630494A (zh) * 2022-05-12 2022-06-14 之江实验室 晶圆集成系统与顶部pcb板的互连结构及其制造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021081943A1 (zh) * 2019-10-31 2021-05-06 华为技术有限公司 芯片堆叠封装结构及其封装方法、电子设备
CN114631179A (zh) * 2019-10-31 2022-06-14 华为技术有限公司 芯片堆叠封装结构及其封装方法、电子设备
CN114631179B (zh) * 2019-10-31 2023-09-22 华为技术有限公司 芯片堆叠封装结构及其封装方法、电子设备
CN111341667A (zh) * 2020-02-28 2020-06-26 浙江集迈科微电子有限公司 一种芯片表面覆盖硅材质的六面体封装方式
CN111341667B (zh) * 2020-02-28 2023-11-17 浙江集迈科微电子有限公司 一种芯片表面覆盖硅材质的六面体封装方式
CN112038242A (zh) * 2020-09-10 2020-12-04 华进半导体封装先导技术研发中心有限公司 先重布线扇出型封装方法及结构
CN113526454A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种mems封装结构及其制作方法
CN113526454B (zh) * 2021-07-16 2024-04-19 芯知微(上海)电子科技有限公司 一种mems封装结构及其制作方法
CN114630494A (zh) * 2022-05-12 2022-06-14 之江实验室 晶圆集成系统与顶部pcb板的互连结构及其制造方法
CN114630494B (zh) * 2022-05-12 2022-08-09 之江实验室 晶圆集成系统与顶部pcb板的互连结构及其制造方法

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