CN208489201U - 一种半导体存储器的晶体管结构 - Google Patents

一种半导体存储器的晶体管结构 Download PDF

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Abstract

本实用新型提供一种半导体存储器的晶体管结构，该结构包括：具有有源区及沟渠绝缘结构的半导体衬底，有源区具有第一接触区与第二接触区，半导体衬底在预定列方向设有贯穿有源区与沟渠绝缘结构的沟槽，沟槽在有源区区段具有第一深度，在沟渠绝缘结构区段具有第二深度，第一深度不同于第二深度且不超过沟渠绝缘结构的深度；埋设于沟槽中的沟槽导线，沟槽包括位于有源区区段底部的微沟渠结构，微沟渠结构包括相对于有源区的区段底部再凹入的沟渠，再凹入沟渠在平行于沟槽长度延伸方向的截面为弯曲延伸，沟槽导线更填入再凹入沟渠以形成微鳍部栅极结构，微鳍部栅极结构与沟槽导线的主体为一体连接。本实用新型可增加传输通道宽度，提升器件性能。

Description

一种半导体存储器的晶体管结构
技术领域
本实用新型涉及集成电路技术领域，特别是涉及一种半导体存储器的晶体管结构。
背景技术
随着器件特征尺寸的不断缩小，短沟道效应、亚阈值电流大和栅漏电等问题使传统的平面型场效应晶体管结构已经难以满足对器件性能的需求。多面栅半导体器件作为常规平面器件的替代得到了广泛的应用。
鳍式场效应晶体管(Fin FET)是一种典型的多面栅半导体器件，通常包括立体地设置于衬底上的一个或多个鳍部，各鳍部之间设有隔离结构，栅极结构横跨于鳍部上，覆盖一段鳍部的顶面和侧壁，源极和漏极分别位于栅极结构两侧未被栅极结构覆盖的鳍部内，被栅极结构覆盖的一段鳍部即为沟道区域。这种立体式的晶体管结构增加了栅极结构与沟道区域的接触面积，栅极结构与鳍部相接触的顶面和侧壁都成为了沟道，这有利于增大驱动电流，改善器件性能。
专利公开号为CN104733312A的一篇专利文献公开了一种鳍式场效应晶体管的形成方法，所述形成方法包括：提供半导体衬底，所述半导体衬底具有NMOS区域和PMOS区域，PMOS区域上形成有第一鳍部，NMOS区域上形成有第二鳍部；在半导体衬底上形成第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶部表面；在第一介质层表面形成横跨所述第一鳍部和第二鳍部的栅极结构；去除位于栅极结构两侧的第一鳍部，在PMOS区域上形成第一凹槽；在所述第一凹槽内沉积第一半导体层，使第一半导体层的表面高于第一介质层表面；采用流动性化学气相沉积工艺在所述第一介质层上形成第二介质层；去除第二鳍部顶部的部分第二介质层，暴露出第二鳍部的表面；在第二鳍部表面形成第二半导体层。
然而，随着器件尺寸的进一步缩小，现有鳍式场效应晶体管的器件性能难以满足更高的要求，如何改良晶体管结构进一步提高器件性能仍然是目前亟待解决的技术难题。
实用新型内容
鉴于以上所述现有技术，本实用新型的目的在于提供一种半导体存储器的晶体管结构，用于改善存储器中场效应晶体管的器件性能。
为实现上述目的及其他相关目的，本实用新型提供一种半导体存储器的晶体管结构，包括：
半导体衬底，具有复数个有源区及隔离所述有源区的沟渠绝缘结构，每一有源区具有在所述半导体衬底上的第一接触区(具体为位于所述有源区中间的位线接触区)与第二接触区(具体为位于所述有源区两端的电容接点接触区)，所述半导体衬底在预定列方向设有复数个沟槽，贯穿在预定列方向上的所述有源区与所述沟渠绝缘结构，以分离所述有源区的所述第一接触区与所述第二接触区，其中所述沟槽在所述有源区的区段具有第一深度，所述沟槽在所述沟渠绝缘结构的区段具有第二深度，所述第一深度不相同于所述第二深度且不超过所述沟渠绝缘结构的第三深度；及
复数个沟槽导线(具体为字线)，埋设于所述沟槽中，其中所述沟槽还包括位于所述有源区的区段底部的微沟渠结构，所述微沟渠结构包括相对于所述有源区的区段底部再凹入的再凹入沟渠，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面为弯曲延伸，所述沟槽导线更填入所述微沟渠结构的所述再凹入沟渠，以形成朝向所述半导体衬底内部的微鳍部栅极结构，并且所述微鳍部栅极结构与所述沟槽导线的主体为一体连接。
可选地，所述微沟渠结构包括平行于所述沟槽长度延伸方向的复数个并排的再凹入沟渠，且所述再凹入沟渠的朝向相同。
可选地，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括中间下凹的弧形弯曲。
可选地，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括V形弯曲。
可选地，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括倒V形弯曲。
可选地，所述再凹入沟渠的最大深度不大于所述第二深度和所述第一深度的深度差，所述再凹入沟渠的最大宽度相对于所述沟槽的宽度的比值不小于0.1。
可选地，所述再凹入沟渠的最大深度介于2nm～20nm之间，所述再凹入沟渠的最大宽度介于1nm～10nm之间。
可选地，所述有源区的区段底部相对于所述沟槽的侧壁为刻蚀粗糙面。
可选地，所述沟槽导线表面覆盖有绝缘层，所述沟槽导线与所述微鳍部栅极结构包括栅介质层和位于所述栅介质层上的栅电极层，所述微沟渠结构的所述再凹入沟渠的最大深度和最大宽度皆大于所述栅介质层的形成厚度且小于所述绝缘层的覆盖厚度。
可选地，所述第二深度大于所述第一深度，用于增加所述沟槽导线在所述沟渠绝缘结构中的结构强度。
如上所述，本实用新型的半导体存储器的晶体管结构，具有以下有益效果：
本实用新型的半导体存储器的晶体管结构，通过在有源区制作特殊的微沟渠结构，在保持原有器件尺寸的基础上，使沟道面积得以增加，可进一步增加传输通道的宽度，从而可大大提高场效应晶体管的器件性能。
附图说明
图1a-1c显示为本实用新型提供的一种半导体存储器的晶体管结构示意图，其中，图1a为俯视示意图，图1b和图1c分别为图1a上所示截面方向A和截面方向B的截面示意图。
图2a-2m显示为本实用新型实施例一提供的半导体存储器的晶体管结构的制作方法示意图。
图3a-3d显示为本实用新型实施例二提供的半导体存储器的晶体管结构的制作方法示意图。
图4a-4d显示为本实用新型实施例三提供的半导体存储器的晶体管结构的制作方法示意图。
图5a-5d显示为本实用新型实施例四提供的半导体存储器的晶体管结构的制作方法示意图。
图6a-6d显示为本实用新型实施例五提供的半导体存储器的晶体管结构的制作方法示意图。
图7a-7d显示为本实用新型实施例六提供的半导体存储器的晶体管结构的制作方法示意图。
图8a-8d显示为本实用新型实施例七提供的半导体存储器的晶体管结构的制作方法示意图。
元件标号说明
100 有源区
101 第一接触区
102 第二接触区
200 沟渠绝缘结构
300 沟槽
301 微沟渠结构
3011 再凹入沟渠
401 硬掩膜层
402 图形化光阻层
501 刻蚀阻挡层
600 微鳍部栅极结构
601 栅介质层
602 栅电极层
603 绝缘层
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
为了改善场效应晶体管的器件性能，本实用新型提供一种半导体存储器的晶体管结构，请参阅图1a-1c，其中，图1a为俯视示意图，图1b和图1c分别为图1a上所示截面方向A和截面方向B的截面示意图，该器件结构包括：半导体衬底，具有复数个有源区100及隔离所述有源区的沟渠绝缘结构200，每一有源区100具有在所述半导体衬底上的第一接触区101(具体为位于所述有源区100中间的位线接触区)与第二接触区102(具体为位于所述有源区100两端的电容接点接触区)，所述半导体衬底在预定列方向形成复数个沟槽300，贯穿在预定列方向上的所述有源区100与所述沟渠绝缘结构200，以分离所述有源区100的所述第一接触区101与所述第二接触区102，其中所述沟槽300在所述有源区100的区段具有第一深度d1，所述沟槽300在所述沟渠绝缘结构200的区段具有第二深度d2，所述第一深度d1不相同于所述第二深度d2且不超过所述沟渠绝缘结构200的第三深度d3；及复数个沟槽导线(具体为字线)，埋设于所述沟槽300中，其中所述沟槽300还包括位于所述有源区100的区段底部的微沟渠结构301，所述微沟渠结构301包括相对于所述有源区的区段底部再凹入的再凹入沟渠3011，所述再凹入沟渠3011在平行于所述沟槽长度延伸方向的截面为弯曲延伸，所述沟槽导线更填入所述微沟渠结构301的所述再凹入沟渠3011，以形成朝向所述半导体衬底内部的微鳍部栅极结构600，并且所述微鳍部栅极结构600与所述沟槽导线的主体为一体连接。需要注意的是，此处所指预定列方向即为图1a中所示截面方向B。特别需要注意的是，所述沟槽长度延伸方向在本实施例中为图1a中所示截面方向B，后续所述沟槽宽度延伸方向在本实施例中为图1a中所示截面方向A。
如图1c所示，在本实用新型的一些实施例中，所述再凹入沟渠3011在平行于所述沟槽长度延伸方向的截面形状包括中间下凹的弧形弯曲、V形弯曲或倒V形弯曲，以实现增加电子传输通道宽度和所述晶体管结构的沟道面积。如图1b所示，在本实用新型的一些实施例中，所述微沟渠结构301包括平行于所述沟槽长度延伸方向的复数个并排的再凹入沟渠3011，且所述再凹入沟渠3011朝向相同，以进一步增加电子传输通道宽度和所述晶体管的沟道面积。在本实用新型的一些实施例中，所述有源区的区段底部相对于所述沟槽的侧壁为刻蚀粗糙面。其中，所述沟槽300在所述有源区100的区段具有的第一深度d1、所述沟槽300在所述沟渠绝缘结构200的区段具有的第二深度d2、以及所述沟渠绝缘结构200的第三深度d3，如图1b所示。需说明的是图1b、图1c仅绘出了本实用新型实施例中可能的一种情况以作示意性说明。在本实用新型的一些实施例中，所述第二深度d2大于所述第一深度d1，用于增加所述沟槽导线在所述沟渠绝缘结构中的结构强度。在本实用新型的另一些实施例中，所述第一深度d1大于所述第二深度d2，用于增加所述有源区沿着横切所述沟槽导线的主体与所述微鳍部栅极结构的沟道长度。在本实用新型的一些实施例中，所述再凹入沟渠3011的最大深度不大于所述第二深度d2和所述第一深度d1的深度差，且所述再凹入沟渠3011的最大宽度相对于所述沟槽300的宽度的比值不小于0.1；较佳的，所述再凹入沟渠3011的最大深度小于所述第二深度d2和所述第一深度d1的深度差。在本实用新型的另一些实施例中，所述再凹入沟渠3011的最大深度不大于所述第一深度d1和所述第二深度d2的深度差，且所述再凹入沟渠3011的最大宽度相对于所述沟槽300的宽度的比值不小于0.1；较佳的，所述再凹入沟渠3011的最大深度小于所述第一深度d1和所述第二深度d2的深度差。通过综合考虑所述再凹入沟渠3011的最大深度和最大宽度，使得所述再凹入沟渠3011的深度既不过深也不过浅，所述再凹入沟渠3011的宽度既不过宽也不过窄；不仅避免了再凹入沟渠过浅、过宽无法有效增加沟道面积的问题，同时还避免了再凹入沟渠过深、过窄使得后续形成的所述沟槽导线无法完全填充所述再凹入沟渠的底部，使得所述再凹入沟渠的底部出现空隙，影响器件性能的问题。其中所述再凹入沟渠3011的最大深度介于2nm～20nm之间，所述再凹入沟渠3031的最大宽度介于1nm～10nm之间。
具体地，所述半导体衬底，通常为Si基材料。在多个所述有源区100之间设置的沟渠绝缘结构可以为浅沟槽隔离结构(STI)。
具体地，所述沟槽导线与所述微鳍部栅极结构600包括与所述有源区100接触的栅介质层601和位于所述栅介质层601上的栅电极层602。在所述栅电极层602表面可以覆盖有绝缘层603。所述微沟渠结构301的所述再凹入沟渠的最大深度和最大宽度皆大于所述栅介质层601的形成厚度且小于所述绝缘层603的覆盖厚度，用于避免所述微沟渠结构的空隙完全被所述栅介质层填满，同时对电流特性进行调整。栅介质层601可以采用氧化硅等介质材料，绝缘层603可以采用氮化硅等绝缘材料，栅电极层602可以是金属或其他适合的电极材料。
另外，在半导体有源区100内可以设置源极和漏极。关于鳍型场效应晶体管器件的源极、漏极、漂移区等部分的结构、材料、制作工艺、原理已为本领域技术人员习知，故在此不作赘述，本实用新型器件结构中的源极、漏极、漂移区等部分可以采用任何适合的结构、材料及制作工艺，本实用新型对此不作限制。
下面进一步详细说明本实用新型提供的半导体存储器的晶体管结构的制作方法。
该方法包括如下步骤：
提供一半导体衬底，并在所述半导体衬底表面形成复数个有源区100及隔离所述有源区100的沟渠绝缘结构200，每一有源区100具有在所述半导体衬底上的第一接触区101与第二接触区102；
在所述半导体衬底上在预定列方向形成复数个沟槽300，贯穿在预定列方向上的所述有源区100与所述沟渠绝缘结构200，以分离所述有源区100的所述第一接触区101与所述第二接触区102，其中所述沟槽300在所述有源区100的区段具有第一深度d1，所述沟槽300在所述沟渠绝缘结构200的区段具有第二深度d2，所述第一深度d1不相同于所述第二深度d2且不超过所述沟渠绝缘结构200的第三深度d3，并且在形成所述沟槽300的过程中包括：再凹入所述沟槽300，使所述沟槽300还包括位于所述有源区的区段底部的微沟渠结构301，所述微沟渠结构301包括相对于所述有源区的区段底部再凹入的再凹入沟渠3011，所述再凹入沟渠3011在平行于所述沟槽长度延伸方向的截面为弯曲延伸；及
形成复数个沟槽导线，埋设于所述沟槽300中，所述沟槽导线更填入所述微沟渠结构301的所述再凹入沟渠3011，以形成朝向所述半导体衬底内部的微鳍部栅极结构600，并且所述微鳍部栅极结构600与所述沟槽导线的主体为一体连接。
其中，所述再凹入沟渠3011在平行于所述沟槽长度延伸方向的截面形状包括中间下凹的弧形弯曲、V形弯曲或倒V形弯曲，以实现增加电子传输通道宽度和所述晶体管结构的沟道面积。在本实用新型的一些实施例中，所述微沟渠结构301还包括平行于所述沟槽长度延伸方向的复数个并排的再凹入沟渠3011，且所述再凹入沟渠3011朝向相同，以进一步增加电子传输通道宽度和所述晶体管的沟道面积。所述有源区100的区段底部相对于所述沟槽300的侧壁为刻蚀粗糙面。
在本实用新型的一些实施例中，所述第二深度d2大于所述第一深度d1，用于增加所述沟槽导线在所述沟渠绝缘结构中的结构强度。在本实用新型的另一些实施例中，所述第一深度d1大于所述第二深度d2，用于增加所述有源区沿着横切所述沟槽导线的主体与所述微鳍部栅极结构的沟道长度。
在本实用新型的一些实施例中，所述再凹入沟渠3011的最大深度不大于所述第二深度d2和所述第一深度d1的深度差，且所述再凹入沟渠3011的最大宽度相对于所述沟槽300的宽度的比值不小于0.1；较佳的，所述再凹入沟渠3011的最大深度小于所述第二深度d2和所述第一深度d1的深度差。在本实用新型的另一些实施例中，所述再凹入沟渠3011的最大深度不大于所述第一深度d1和所述第二深度d2的深度差，且所述再凹入沟渠3011的最大宽度相对于所述沟槽300的宽度的比值不小于0.1；较佳的，所述再凹入沟渠3011的最大深度小于所述第一深度d1和所述第二深度d2的深度差。通过综合考虑所述再凹入沟渠3011的最大深度和最大宽度，使得所述再凹入沟渠3011的深度既不过深也不过浅，所述再凹入沟渠3011的宽度既不过宽也不过窄；不仅避免了再凹入沟渠过浅、过宽无法有效增加沟道面积的问题，同时还避免了再凹入沟渠过深、过窄使得后续形成的所述沟槽导线无法完全填充所述沟渠的底部，使得所述再凹入沟渠的底部出现空隙，影响器件性能的问题。其中所述再凹入沟渠3011的最大深度介于2nm～20nm之间，所述再凹入沟渠3011的最大宽度介于1nm～10nm之间。
具体地，可以在所述有源区100上形成硬掩膜层401，然后在所述硬掩膜层401上形成图形化光阻层402以定义所述沟槽300在所述有源区100的区段位置，并沿所述图形化光阻层402向下刻蚀以形成所述沟槽300在所述有源区100的区段。为了形成特殊的底部结构，即微沟渠结构301，可以采用干法刻蚀或湿法刻蚀，通过控制刻蚀时间、刻蚀条件等手段，形成所述微沟渠结构301。
需要说明的是，本实用新型并不限定干法刻蚀和湿法刻蚀的具体参数范围和实施条件，根据实际应用的需要，刻蚀所述沟槽300在所述有源区100的区段、处理底部、形成所述微沟渠结构301可以采用干法刻蚀、湿法刻蚀或其他适合的方法，具体实施条件和参数可以根据实际情况来选择和调整。
具体地，可以先保留所述沟槽300在所述有源区100的区段周围的所述沟渠绝缘结构200，形成所述微沟渠结构301后，再移除所述沟槽300在所述沟渠绝缘结构200的区段以形成完整的所述沟槽300。所述沟槽分段形成，且在所述有源区的区段底部同时形成所述微沟渠结构，以控制各区段沟槽的不同深度，同时准确控制所述再凹入沟渠只形成于所述有源区的区段底部，而不形成于所述沟渠绝缘结构的区段。在本实用新型的一些实施例中，形成所述微沟渠结构301时，可以先刻蚀出所述沟槽300在所述有源区100的区段的侧壁，再在所述侧壁及邻接所述侧壁的所述沟渠绝缘结构200上形成刻蚀阻挡层501，露出所述沟槽300在所述有源区100的区段的底部，然后刻蚀处理所述底部，形成所述微沟渠结构301，随后去除所述刻蚀阻挡层501，以达到所述有源区的区段底部相对于所述沟槽的侧壁为刻蚀粗糙面的效果。在本实用新型的另一些实施例中，可以直接刻蚀形成所述微沟渠结构301。或者，可以先移除所述沟槽300在所述沟渠绝缘结构200的区段，再刻蚀形成所述微沟渠结构301。
另外，在形成所述沟槽导线与所述微鳍部栅极结构600时，可以先形成栅介质层601，再在所述栅介质层601上形成栅电极层602。在所述栅电极层602表面可以形成绝缘层603。所述微沟渠结构的所述再凹入沟渠的最大深度和最大宽度皆大于所述栅介质层601的形成厚度且小于所述绝缘层603的覆盖厚度，用于避免所述微沟渠结构的空隙完全被所述栅介质层填满，同时对电流特性进行调整。
实施例一
首先，如图2a、2b、2c所示(图2a为俯视图，图2b为有源区方向A截面图，图2c为预定列方向B截面图)，提供一半导体衬底，并在所述半导体衬底表面形成复数个有源区100及隔离所述有源区100的沟渠绝缘结构200。
然后，如图2d和2e所示(图2d为有源区方向A截面图，图2e为预定列方向B截面图)形成硬掩膜层401，在所述硬掩膜层401上形成图形化光阻层402以定义所述沟槽300在所述有源区100的区段位置，沿所述图形化光阻层402向下刻蚀以形成所述沟槽300在所述有源区100的区段。此步骤可以先保留所述沟槽300在所述有源区100的区段周围的所述沟渠绝缘结构200。
接着，如图2f和2g所示(图2f为有源区方向A截面图，图2g为预定列方向B截面图)形成所述微沟渠结构301时，先刻蚀出所述沟槽300在所述有源区100的区段的侧壁，再在所述侧壁及邻接所述侧壁的所述沟渠绝缘结构200上形成刻蚀阻挡层501，露出所述沟槽300在所述有源区100的区段的底部。具体地，可以先沉积一层刻蚀阻挡层501，然后刻蚀去除凹槽外部及底部不需要的部分，使凹槽底部暴露出来。
然后，如图2h和2i所示(图2h为有源区方向A截面图，图2i为预定列方向B截面图)采用湿法刻蚀处理所述底部，形成所述微沟渠结构301，随后去除所述刻蚀阻挡层501。在本实施例中，所述微沟渠结构301包括平行于所述预定列方向的复数个并排的再凹入沟渠3011a，且所述再凹入沟渠3011a的朝向相同；其中所述微沟渠结构301中各所述再凹入沟渠3011a在平行于所述沟槽长度延伸方向的截面形状为中间下凹的弧形弯曲，以实现增加电子传输通道宽度和所述晶体管结构的沟道面积，同时具有较好电流特性及所述再凹入沟渠中间部位的深度在沟槽长度延伸方向的再凹入控制；具体的，所述再凹入沟渠3011a在平行于所述沟槽宽度延伸方向的截面形状为圆弧形弯曲。而且本实施例更进一步利用弧形弯曲在深度方向和宽度方向的连续、缓慢变化特性，使得后续的沟槽导线完全填充于所述再凹入沟渠3011a内，避免出现空隙，影响器件性能。需要注意的是，本实施例还通过将所述再凹入沟渠3011a的朝向统一设置为朝向所述半导体衬底的内部，以进一步增加电子传输通道的宽度的同时，增加所述晶体管结构的沟道面积。随后，如图2j和2k所示(图2j为有源区方向A截面图，图2k为预定列方向B截面图)移除所述沟槽300在所述沟渠绝缘结构200的区段以形成完整的所述沟槽300。
最后，如图2l和2m所示(图2l为有源区方向A截面图，图2m为预定列方向B截面图)形成所述沟槽导线，埋设于所述沟槽300中。在形成所述沟槽导线与所述微鳍部栅极结构600时，可以先形成栅介质层601，再在所述栅介质层601上形成栅电极层602。在所述栅电极层602表面可以形成绝缘层603。
实施例二
首先，与实施例一相同，提供一半导体衬底，并在所述半导体衬底表面形成复数个有源区100及隔离所述有源区100的沟渠绝缘结构200。
然后，如图3a和3b所示(图3a为有源区方向A截面图，图3b为预定列方向B截面图)形成硬掩膜层401，在所述硬掩膜层401上形成图形化光阻层402以定义所述沟槽300位置，沿所述图形化光阻层402向下刻蚀以形成所述沟槽300在所述有源区100的区段以及所述沟槽300在所述沟渠绝缘结构200的区段。其中，可以采用干法刻蚀在所述有源区100的区段直接形成所需微沟渠结构301。在本实施例中，所述微沟渠结构301包括平行于所述预定列方向的复数个并排的再凹入沟渠3011a，且所述再凹入沟渠3011a的朝向相同；其中所述微沟渠结构301中各所述再凹入沟渠3011a在平行于所述沟槽长度延伸方向的截面形状为中间下凹的弧形弯曲，以实现增加电子传输通道宽度和所述晶体管结构的沟道面积，同时具有较好电流特性及所述再凹入沟渠中间部位的深度在沟槽长度延伸方向的再凹入控制；具体的，所述再凹入沟渠3011a在平行于所述沟槽宽度延伸方向的截面形状为圆弧形弯曲。而且本实施例更进一步利用弧形弯曲在深度方向和宽度方向的连续、缓慢变化特性，使得后续的沟槽导线完全填充于所述再凹入沟渠3011a内，避免出现空隙，影响器件性能。需要注意的是，本实施例还通过将所述再凹入沟渠3011a的朝向统一设置为朝向所述半导体衬底的内部，以进一步增加电子传输通道的宽度的同时，增加所述晶体管结构的沟道面积。
最后，如图3c和3d所示(图3c为有源区方向A截面图，图3d为预定列方向B截面图)形成所述沟槽导线，埋设于所述沟槽300中。在形成所述沟槽导线与所述微鳍部栅极结构600时，可以先形成栅介质层601，再在所述栅介质层601上形成栅电极层602。在所述栅电极层602表面可以形成绝缘层603。
实施例三
如图4a-4d所示，本实施例所述晶体管结构的制作方法与实施例一或实施例二所述方法相同，但本实施例与实施例一和实施例二的区别在于：本实施例所述微沟渠结构301中各所述再凹入沟渠3011b在平行于所述沟槽长度延伸方向的截面形状为V形弯曲，以实现增加电子传输通道宽度和所述晶体管结构的沟道面积，同时具有较好电流特性及所述再凹入沟渠中间部位的深度在沟槽长度延伸方向的再凹入控制；具体的，所述再凹入沟渠3011b在平行于所述沟槽宽度延伸方向的截面形状也为V形弯曲。需要注意的是，本实施例还通过将所述再凹入沟渠的朝向统一设置为朝向所述半导体衬底的内部，以进一步增加电子传输通道的宽度，从而增加所述晶体管结构的沟道面积。
实施例四
如图5a-5d所示，本实施例所述晶体管结构的制作方法与实施例一或实施例二所述方法相同，但本实施例与实施例一和实施例二的区别在于：本实施例所述微沟渠结构301中各所述再凹入沟渠3011c在平行于所述沟槽长度延伸方向的截面形状为倒V形弯曲，以实现增加电子传输通道宽度和所述晶体管结构的沟道面积，同时具有较好电流特性及所述再凹入沟渠中间部位的深度在沟槽长度延伸方向的补偿控制；具体的，各所述再凹入沟渠3011c在平行于所述沟槽宽度延伸方向的截面形状为U形弯曲。需要注意的是，本实施例还通过将所述再凹入沟渠的朝向统一设置为朝向所述半导体衬底的内部，以进一步增加电子传输通道的宽度，从而增加所述晶体管结构的沟道面积。
实施例五
如图6a-6d所示，本实施例所述晶体管结构的制作方法与实施例一或实施例二所述方法相同，但本实施例与实施例一和实施例二的区别在于：本实施例所述微沟渠结构301仅包括一个再凹入沟渠3011d；其中所述再凹入沟渠3011d在平行于所述沟槽长度延伸方向的截面形状为中间下凹的弧形弯曲，以实现增加电子传输通道宽度和所述晶体管结构的沟道面积，同时具有较好电流特性及所述再凹入沟渠中间部位的深度在沟槽长度延伸方向的再凹入控制；具体的，所述再凹入沟渠3011d在平行于所述沟槽宽度延伸方向的截面形状为圆弧形弯曲。
实施例六
如图7a-7d所示，本实施例所述晶体管结构的制作方法与实施例一或实施例二所述方法相同，但本实施例与实施例一和实施例二的区别在于：本实施例所述微沟渠结构301仅包括一个再凹入沟渠3011e；其中所述再凹入沟渠3011e在平行于所述沟槽长度延伸方向的截面形状为V形弯曲，以实现增加电子传输通道宽度和所述晶体管结构的沟道面积，同时具有较好电流特性及所述再凹入沟渠中间部位的深度在沟槽长度延伸方向的再凹入控制；具体的，所述再凹入沟渠3011e在平行于所述沟槽宽度延伸方向的截面形状也为V形弯曲。
实施例七
如图8a-8d所示，本实施例所述晶体管结构的制作方法与实施例一或实施例二所述方法相同，但本实施例与实施例一和实施例二的区别在于：本实施例所述微沟渠结构301仅包括一个再凹入沟渠3011f；其中所述再凹入沟渠3011f在平行于所述沟槽长度延伸方向的截面形状为倒V形弯曲，以实现增加电子传输通道宽度和所述晶体管结构的沟道面积，同时具有较好电流特性及所述再凹入沟渠中间部位的深度在沟槽长度延伸方向的补偿控制；具体的，所述再凹入沟渠3011f在平行于所述沟槽宽度延伸方向的截面形状为U形弯曲。
综上所述，本实用新型的半导体存储器的晶体管结构，通过制作特殊的鳍部结构，在保持原有器件尺寸的基础上，使沟道面积得以增加，这可进一步增加传输通道的宽度，从而可大大提高场效应晶体管的器件性能。
所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (10)

1.一种半导体存储器的晶体管结构，其特征在于，包括：
半导体衬底，具有复数个有源区及隔离所述有源区的沟渠绝缘结构，每一有源区具有在所述半导体衬底上的第一接触区与第二接触区，所述半导体衬底在预定列方向设有复数个沟槽，贯穿在预定列方向上的所述有源区与所述沟渠绝缘结构，以分离所述有源区的所述第一接触区与所述第二接触区，其中所述沟槽在所述有源区的区段具有第一深度，所述沟槽在所述沟渠绝缘结构的区段具有第二深度，所述第一深度不相同于所述第二深度且不超过所述沟渠绝缘结构的第三深度；及
复数个沟槽导线，埋设于所述沟槽中，其中所述沟槽还包括位于所述有源区的区段底部的微沟渠结构，所述微沟渠结构包括相对于所述有源区的区段底部再凹入的再凹入沟渠，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面为弯曲延伸，所述沟槽导线更填入所述微沟渠结构的所述再凹入沟渠，以形成朝向所述半导体衬底内部的微鳍部栅极结构，并且所述微鳍部栅极结构与所述沟槽导线的主体为一体连接。
2.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述微沟渠结构包括平行于所述沟槽长度延伸方向的复数个并排的再凹入沟渠，且所述再凹入沟渠的朝向相同。
3.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括中间下凹的弧形弯曲。
4.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括V形弯曲。
5.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括倒V形弯曲。
6.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述再凹入沟渠的最大深度不大于所述第二深度和所述第一深度的深度差，所述再凹入沟渠的最大宽度相对于所述沟槽的宽度的比值不小于0.1。
7.根据权利要求6所述的半导体存储器的晶体管结构，其特征在于：所述再凹入沟渠的最大深度介于2nm～20nm之间，所述再凹入沟渠的最大宽度介于1nm～10nm之间。
8.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述有源区的区段底部相对于所述沟槽的侧壁为刻蚀粗糙面。
9.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述沟槽导线表面覆盖有绝缘层，所述沟槽导线与所述微鳍部栅极结构包括栅介质层和位于所述栅介质层上的栅电极层，所述微沟渠结构的所述再凹入沟渠的最大深度和最大宽度皆大于所述栅介质层的形成厚度且小于所述绝缘层的覆盖厚度。
10.根据权利要求1至9任一项所述的半导体存储器的晶体管结构，其特征在于：所述第二深度大于所述第一深度，用于增加所述沟槽导线在所述沟渠绝缘结构中的结构强度。
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