CN207303080U - 多芯片再布线封装结构 - Google Patents
多芯片再布线封装结构 Download PDFInfo
- Publication number
- CN207303080U CN207303080U CN201721406470.3U CN201721406470U CN207303080U CN 207303080 U CN207303080 U CN 207303080U CN 201721406470 U CN201721406470 U CN 201721406470U CN 207303080 U CN207303080 U CN 207303080U
- Authority
- CN
- China
- Prior art keywords
- chip
- matrix
- wiring layer
- metal
- surface coating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Wire Bonding (AREA)
Abstract
本实用新型提供一种多芯片再布线封装结构，包括基体，其主要改进之处在于，在基体的一个表面制作有金属再布线层；一个或多个芯片焊接在基体表面的金属再布线层上；芯片的电连接点向下与金属再布线层连接；在基体的一个表面设有表面覆盖层，覆盖所述基体的一个表面和金属布线层，芯片的背面露出或不露出所述表面覆盖层；在表面覆盖层上对应于需要设置输入输出端口的位置开口，在开口处设有与金属布线层连接的输入输出端口。本实用新型具有低成本、高良率的优点，能够同时实现多芯片再布线封装结构。
Description
技术领域
本实用新型涉及系统级封装领域，尤其是涉及多芯片再布线层的晶圆级再布线结构和工艺方法。
背景技术
随着芯片功能变得越来越复杂，I/O数越来越多，Fan-in（扇入）封装已不能满足I/O扇出的要求。Fan-out（扇出）封装技术是对fan-in封装技术的补充，通过再构圆片的方式将芯片I/O端口引出。fan-out工艺在2008年就开始应用，主要是英飞凌无线的eWLB(Embedded Wafer Level BGA)技术。随着工艺技术逐渐成熟，成本不断降低，同时加上芯片工艺的不断提升，其应用可能出现爆发性增长。
英飞凌的Fan-out工艺流程如下：先将芯片临时放置在一片晶圆载片上；然后使用圆片级注塑工艺，将芯片埋入到模塑料中，固化模塑料，再移除晶圆载片。之后对埋有芯片的模塑料圆片进行晶圆级工艺（钝化、金属再布线和植球），最后切片完成封装。
现有技术有三个主要缺点：1，工艺流程复杂（引入临时键合和拆键合），需要投入工艺和设备资源较多；2，由第一条导致的产品性价比较低；3，采用封装主体是EMC材料，所以晶圆翘曲以及较厚的产品厚度都是生产过程中的一大难点。
发明内容
针对现有技术中存在的不足，本实用新型提供一种多芯片再布线封装结构，具有低成本、高良率的优点，能够同时实现多芯片再布线封装结构。本实用新型采用的技术方案是：
一种多芯片再布线封装结构，包括基体，其主要改进之处在于，
在基体的一个表面制作有金属再布线层；
一个或多个芯片焊接在基体表面的金属再布线层上；芯片的电连接点向下与金属再布线层连接；
在基体的一个表面设有表面覆盖层，覆盖所述基体的一个表面和金属布线层，芯片的背面露出或不露出所述表面覆盖层；
在表面覆盖层上对应于需要设置输入输出端口的位置开口，在开口处设有与金属布线层连接的输入输出端口。
进一步地，芯片的背面露出表面覆盖层，且芯片的背面与表面覆盖层表面平齐。
进一步地，基体的材料是硅，且基体和金属再布线层之间设有一介质层。
或者，基体的材料为玻璃、蓝宝石、陶瓷或者以上述材料为主的混合材料。
进一步地，金属再布线层是一层或多层。
本实用新型的优点在于：
1）最终的多芯片再布线结构紧凑，可以实现超薄封装，比目前绝大多数的扇出封装更具性价比，同时提升产品良率，最终产品安全可靠。
2）解决了现有扇出封装使用硅或者玻璃载片的带来临时键合和拆键合复杂工艺和成本问题，同时避免使用新模塑材料的匹配开发，另外也避免了晶圆大量使用塑封料引起的翘曲问题。
附图说明
图1为本实用新型的基体一个表面制作金属再布线层示意图。
图2为本实用新型的芯片焊接示意图。
图3为本实用新型的涂胶或注塑形成表面覆盖层示意图。
图4为本实用新型的减薄工艺示意图。
图5为本实用新型的制作输入输出端口示意图。
具体实施方式
下面结合具体附图和实施例对本实用新型作进一步说明。
本实用新型提出的多芯片再布线封装结构，通过以下工艺步骤制作：
步骤S1，如图1所示，提供基体1，在基体1的一个表面101（一个表面101是正面或背面中的一个，另一个表面102是正面或背面中的另一个）制作金属再布线层2；
基体1的材料可以是硅、玻璃、蓝宝石、陶瓷或者以上述材料为主的混合材料；
如果基体1的材料是硅的话，需要在基体1和金属再布线层2之间设置一介质层，以起到隔离作用；先形成介质层再制作金属布线层2；
金属再布线层2可以是一层或多层；
步骤S2，如图2所示，将芯片3焊接在基体1表面的金属再布线层2上；芯片3的电连接点301向下与金属再布线层2连接；
芯片3的焊接方式为倒装焊；
步骤S3，如图3所示，在基体1的一个表面通过涂胶或者注塑将芯片3完全埋进表面覆盖层4；表面覆盖层4覆盖了金属布线层2；
步骤S4，如图4所示，对表面覆盖层4和/或通过基体1的另一个表面102对基体1减薄至所需厚度；表面覆盖层4减薄后，芯片3的背面可以露出，也可以不露出；图4显示的是芯片3背面露出表面覆盖层4的情况；
步骤S5，如图5所示，在表面覆盖层4上对应于需要设置输入输出端口的位置开口，然后通过开口制作与金属布线层2连接的输入输出端口5；
输入输出端口6典型地可采用焊球。
通过上述工艺，制作成的多芯片再布线封装结构，包括基体1，
在基体1的一个表面101制作有金属再布线层2；
一个或多个芯片3焊接在基体1表面的金属再布线层2上；芯片3的电连接点301向下与金属再布线层2连接；
在基体1的一个表面101设有表面覆盖层4，覆盖所述基体1的一个表面和金属布线层2，芯片3的背面露出或不露出所述表面覆盖层4；
芯片3的背面露出表面覆盖层4时，由于减薄工艺，芯片3的背面与表面覆盖层4表面平齐；
在表面覆盖层4上对应于需要设置输入输出端口的位置开口，在开口处设有与金属布线层2连接的输入输出端口5。
Claims (5)
1.一种多芯片再布线封装结构，包括基体(1)，其特征在于，
在基体(1)的一个表面(101)制作有金属再布线层(2)；
一个或多个芯片(3)焊接在基体(1)表面的金属再布线层(2)上；芯片(3)的电连接点(301)向下与金属再布线层(2)连接；
在基体(1)的一个表面(101)设有表面覆盖层(4)，覆盖所述基体(1)的一个表面和金属布线层(2)，芯片(3)的背面露出或不露出所述表面覆盖层(4)；
在表面覆盖层(4)上对应于需要设置输入输出端口的位置开口，在开口处设有与金属布线层(2)连接的输入输出端口(5)。
2.如权利要求1所述的多芯片再布线封装结构，其特征在于，
芯片(3)的背面露出表面覆盖层(4)，且芯片(3)的背面与表面覆盖层(4)表面平齐。
3.如权利要求1所述的多芯片再布线封装结构，其特征在于，
基体(1)的材料是硅，且基体(1)和金属再布线层(2)之间设有一介质层。
4.如权利要求1所述的多芯片再布线封装结构，其特征在于，
基体(1)的材料为玻璃、蓝宝石、陶瓷或者以上述材料为主的混合材料。
5.如权利要求1所述的多芯片再布线封装结构，其特征在于，
金属再布线层(2)是一层或多层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721406470.3U CN207303080U (zh) | 2017-10-27 | 2017-10-27 | 多芯片再布线封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721406470.3U CN207303080U (zh) | 2017-10-27 | 2017-10-27 | 多芯片再布线封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN207303080U true CN207303080U (zh) | 2018-05-01 |
Family
ID=62274740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201721406470.3U Active CN207303080U (zh) | 2017-10-27 | 2017-10-27 | 多芯片再布线封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN207303080U (zh) |
-
2017
- 2017-10-27 CN CN201721406470.3U patent/CN207303080U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4390775B2 (ja) | 半導体パッケージの製造方法 | |
| TW200308066A (en) | Fabrication method of semiconductor integrated circuit device | |
| CN102324415B (zh) | 无基岛预填塑封料先刻后镀引线框结构及其生产方法 | |
| CN207489857U (zh) | 芯片再布线封装结构 | |
| CN207303080U (zh) | 多芯片再布线封装结构 | |
| CN207743214U (zh) | 多芯片并排式封装结构 | |
| CN107123604A (zh) | 一种双面成型的封装方法 | |
| CN106711098B (zh) | Ic塑料封装结构及其制备方法 | |
| JP2002110721A (ja) | 半導体装置の製造方法 | |
| CN107644861A (zh) | 芯片再布线封装结构及其实现工艺 | |
| KR100510486B1 (ko) | 양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법 | |
| CN207217505U (zh) | 半导体结构及扇出型封装结构 | |
| CN107359144A (zh) | 3d系统级扇出型封装结构及其制备方法 | |
| CN107994005A (zh) | 一种高可靠性阵列锁定式引线框架及其在封装件中的应用 | |
| CN206864462U (zh) | 一种分拣式存储芯片封装结构 | |
| CN207116414U (zh) | 3d系统级扇出型封装结构 | |
| CN107611097A (zh) | 晶圆级芯片封装结构及其制备方法 | |
| CN209880595U (zh) | 一种含空腔的多芯片扇出封装结构 | |
| CN207250484U (zh) | 晶圆级芯片封装结构 | |
| CN207068836U (zh) | 扇出型封装结构 | |
| CN201514940U (zh) | 一种集成电路封装用引线框架结构 | |
| CN219553627U (zh) | 一种硅通孔倒装芯片与引线键合芯片的集成封装结构 | |
| JP2008162016A (ja) | 半導体装置の製造方法 | |
| JP3092568B2 (ja) | 樹脂封止型半導体装置製造金型 | |
| CN202394908U (zh) | 无基岛芯片倒装封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200617 Address after: Room 987, Room 1303, 99 South Second Road, Songyu, Xiamen China (Fujian) Free Trade Experimental Zone, 361000 Patentee after: Xiamen Yun Tian Semiconductor Technology Co.,Ltd. Address before: Xishan Jing Hong Lu 214116 Jiangsu city of Wuxi province No. 58 East Industrial Park No. 45 Patentee before: WUXI GMAX MICROELECTRONICS Co.,Ltd. |
|
| TR01 | Transfer of patent right |