CN206117612U - 一种数字式信号抗干扰滤波电路 - Google Patents

Abstract

本实用新型公开了一种数字式信号抗干扰滤波电路，通过逻辑电路或可编程逻辑器件实现，该滤波电路用时钟对输入信号进行同步和采样，采用计数器对脉冲宽度进行识别，采用锁存器控制滤波后信号的输出；每当计数器溢出(计数达到设定阈值)，对计数器清零，每当检测到输入信号出现下降沿时，对计数器清零，每当计数器溢出时，将输入信号通过锁存器输出。既适用于滤除高电平信号上出现低电平的干扰脉冲的情况，也可以用来滤除低电平信号上出现高电平的干扰脉冲的情形，相对于传统的RC滤波等硬件方式而言，简单可靠，实现对干扰信号的精确识别。

Description

一种数字式信号抗干扰滤波电路

技术领域

本实用新型涉及一种采用数字电路实现的数字信号抗干扰功能的滤波电路，属于电子电路领域。

背景技术

在箭载控制系统中，包含大量独立的电子产品单机设备，在系统测试阶段，控制系统需要对所有单机进行统一复位的接口信号，为确保产品不会被异常复位，一般采用双路信号同时控制，实现对系统复位信号的封锁和解锁，双路均为电平类触发信号，在产品内部通过数字逻辑电路或可编程逻辑器件对两个信号进行逻辑处理，最终输出一路用于产品复位的数字式电平信号。

产品在进行大型地面试验时，强弱电混合电磁环境复杂，火箭在飞行过程中，可能受雷电等干扰，需要对复位等关键电路进行抗干扰设计，为了进一步提高可靠性，还需要对输入信号进行滤波处理，防止脉冲、抖动等干扰信号造成产品的异常复位，因此需要设计滤波电路，对一定宽度(如小于2ms的脉冲定义为干扰信号)的干扰信号进行识别。

如果采用传统的模拟电路(如RC滤波电路)对数字电平式信号进行滤波，会导致数字信号跳变的边沿变化缓慢，在进行逻辑处理时，会使输入信号长时间处于不确定态，进而导致输出信号异常。

采用数字电路对复位信号进行滤波时，多采用移位寄存器输出后直接进行与、或逻辑后输出，这种方式一般用于可编程逻辑器件的内部功能复位使用，滤除的干扰脉冲宽度较小，一般是纳秒级的干扰，对于微秒或毫秒级的干扰起不到滤波效果。

实用新型内容

本实用新型的技术解决问题是：提供一种能够对电平类数字信号上的干扰信号进行精确识别和滤波的数字式信号抗干扰滤波电路。

本实用新型的技术解决方案是：一种数字式信号抗干扰滤波电路，该滤波电路包括信号输入端口、工作时钟、触发器D1、D2、D3、D4，非门NG1、NG2，与门AG1、AG2，或门OG1，OG2，计数器COUNT，锁存器D5和输出端口，移位寄存器、计数器COUNT和锁存器D5均由工作时钟驱动；信号输入端口连接触发器D1；触发器D1、D2、D3、D4依次级联，构成移位寄存器；触发器D3输出端同时连接至非门NG1输入端，非门NG1的输出端与触发器D4的输出端连接至与门AG1的输入端；触发器D4输出端还并联连接至非门NG2输入端和触发器D5的输入端，非门NG2的输出端与触发器D3的输出端连接至与门AG2的输入端；与门AG1和与门AG2的输出端同时连接至或门OG1，或门OG1输出连接或门OG2的一个输入，或门OG2输出连接计数器COUNT的清零端，计数器COUNT溢出端分为两路，一路连接或门OG2的另一个输入，另一路连接锁存器D5的使能端，锁存器的输出端连接输出端口作为抗干扰滤波电路的输出。

所述COUNT的溢出门限C根据工作时钟频率f₁和能够识别的最大干扰信号时间宽度T确定：

所述COUNT的溢出门限可配置。

本实用新型与现有技术相比的有益效果是：

(1)、本实用新型通过逻辑电路或可编程逻辑器件设计了数字式信号抗干扰滤波电路，该电路适用于包含FPGA/CPLD这种数字架构的系统，充分利用了CPLD/FPGA内部的逻辑资源对外围的器件按照一定的时序进行复位和滤波，相对于传统的RC滤波等硬件方式而言，简单可靠，实现对干扰信号的精确识别；

(2)、本实用新型可根据系统需求，对所滤除干扰信号的脉冲宽度进行灵活配置，并通过边沿检测方法，对干扰信号进行精确识别，保障信号的传输质量，满足于不同产品和环境的应用需求；

(3)、本实用新型能够同时适用于低电平有效复位信号的低电平干扰滤波和高电平有效复位信号的高电平干扰滤波；

(4)、本实用新型在信号输入端采用连续两个D触发器(触发器D1和触发器D2)对输入信号进行了滤波，防止亚稳态，提高了电路的可靠性。

附图说明

图1本滤波电路功能框图；

图2本实用新型滤波电路功能仿真示意图；

图3本实用新型滤波电路抗干扰功能测量波形。

具体实施方式

下面结合附图与具体实施例对本实用新型进行说明。

如附图1所示为数字滤波电路的功能框图，本实用新型采用可编程逻辑器件(如FPGA或CPLD)实现，主要功能由移位寄存器、计数器和锁存器组成，具体包括：信号输入端口、工作时钟、触发器D1、D2、D3、D4，非门NG1、NG2，与门AG1、AG2，或门OG1，OG2，计数器COUNT，锁存器D5和输出端口，触发器D1、D2、D3、D4、计数器COUNT和锁存器D5均由工作时钟驱动，时钟频率为16MHz。

电路连接关系：

触发器D1的输出端连接触发器D2的输入端、触发器D2的输出端连接触发器D3的输入端、触发器D3的输出端连接触发器D4输入端，构成移位寄存器，前两个D触发器用来放止输入信号出现亚稳态现象，提高电路的可靠性，后两个D触发器用来检测电平信号的跳变沿，同时，触发器D3输出端并联连接至非门NG1输入端，非门NG1的输出端与触发器D4的输出端连接至与门AG1的输入端；触发器D4输出端还并联连接至非门NG2输入端和触发器D5的输入端，非门NG2的输出端与触发器D3的输出端连接至与门AG2的输入端；与门AG1和与门AG2的输出端同时连接至或门OG1，或门OG1输出连接或门OG2的一个输入，或门OG2输出连接计数器COUNT的清零端，计数器COUNT溢出端分为两路，一路连接或门OG2的另一个输入，另一路连接锁存器D5的使能端，锁存器的输出端连接输出端口作为抗干扰滤波电路的输出。锁存器D5通过D触发器实现。

COUNT是1个15位计数器，计数溢出值为32767，在16MHz工作时钟下计满一次时间为2.048ms，小于此时间的脉冲信号都会被认为是干扰信号。计数溢出值也可以通过外部设置，用户可以根据电路应用场合的干扰信号的宽度设置计数器的溢出门限，用于滤除不同宽度的干扰信号，满足于不同产品和环境的应用需求。

滤波电路工作原理：

i_sig_in为滤波电路输入信号，o_sig_out为滤波电路输出信号，输入信号i_sig_in经过移位寄存器后由r2和r3输出；r3直接输入到锁存器的in输入端，每次计数器溢出时，产生1个时钟周期的高电平ove标志，锁存器将r3输出到o_sig_out，并在下一次ove标志前保持不变；移位寄存器输出r2和r3经过AG1和NG1产生1个时钟周期的高电平neg_flag信号，作为输入信号下降沿标志，r2和r3经过AG2和NG2产生1个时钟周期的高电平pos_flag信号，输入信号上升沿标志；经过OG1后产生1个时钟周期的高电平flag信号，作为输入信号跳变标志，flag和计数器的溢出标志ove经过OG2输出1个时钟周期的高电平clr计数器清零信号，即当输入信号i_sig_in发生高低电平变化或计数器计满溢出时，计数器从0开始重新计数。

滤波电路用时钟对输入信号进行同步和采样，采用计数器对脉冲宽度进行识别，采用锁存器控制滤波后信号的输出；每当计数器溢出(计数达到设定阈值)，对计数器清零，每当检测到输入信号出现下降沿时，对计数器清零，每当计数器溢出时，将输入信号通过锁存器输出。既适用于滤除高电平信号上出现低电平的干扰脉冲的情形，也可以用来滤除低电平信号上出现高电平的干扰脉冲的情形。

滤波电路工作时，当输入信号发生电平高低变化时，滤波电路并未立即将信号输出，而是使内部计数器清零，并在计数器溢出之前保持输入信号变化前的输出状态，如果在计数器溢出前，输入信号再次发生变化，则认为输入信号为干扰信号，计数器清零，并继续保持输出信号不变，达到滤波抗干扰的目的；如果在计数器溢出时，输入信号未发生变化，则认为输入信号有效，将当前输入状态通过锁存器输出并锁存保持，直到下一次计数器溢出时，再更新输出信号。通过上述操作，实现了对数字信号中干扰信号的精确识别和滤波。

如图2所示，输入信号先产生了一个低脉冲干扰，由于脉冲宽度小于2.048ms，所以输出信号保持高电平状态，当输入信号第二次进入低电平，并保持超过2.048ms没有变化时，认为是有效信号，滤波电路输出低电平状态，当输入信号返回高电平状态并保持2.048ms没有变化时，滤波电路输出高电平状态，从仿真图中可以看出，每当输入信号发生变化时，就会产生一个周期高电平的flag信号，使计数器清零。

本实用新型在lattice公司的CPLD器件isp1032上进行实现，如图3所示，为滤波电路实测情况，从图中可以看出，输入信号前面一段的干扰信号均被滤除，稳定时间2.06ms(示波器测量值)后，输出有效信号。

本实用新型设计的滤波电路电路，能够对电平类数字信号上的干扰信号进行精确识别和滤波，保障信号的传输质量和边沿质量，提高电子系统中重要控制信号的可靠性。

以上所述，仅为本实用新型的典型实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。

本实用新型说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (3)

1.一种数字式信号抗干扰滤波电路，其特征在于包括信号输入端口、工作时钟、触发器D1、D2、D3、D4，非门NG1、NG2，与门AG1、AG2，或门OG1，OG2，计数器COUNT，锁存器D5和输出端口，移位寄存器、计数器COUNT和锁存器D5均由工作时钟驱动；信号输入端口连接触发器D1；触发器D1、D2、D3、D4依次级联，构成移位寄存器；触发器D3输出端同时连接至非门NG1输入端，非门NG1的输出端与触发器D4的输出端连接至与门AG1的输入端；触发器D4输出端还并联连接至非门NG2输入端和触发器D5的输入端，非门NG2的输出端与触发器D3的输出端连接至与门AG2的输入端；与门AG1和与门AG2的输出端同时连接至或门OG1，或门OG1输出连接或门OG2的一个输入，或门OG2输出连接计数器COUNT的清零端，计数器COUNT溢出端分为两路，一路连接或门OG2的另一个输入，另一路连接锁存器D5的使能端，锁存器的输出端连接输出端口作为抗干扰滤波电路的输出。

2.根据权利要求1所述的一种数字式信号抗干扰滤波电路，其特征在于所述COUNT的溢出门限C根据工作时钟频率f₁和能够识别的最大干扰信号时间宽度T确定：

3.根据权利要求1所述的一种数字式信号抗干扰滤波电路，其特征在于所述COUNT的溢出门限可配置。