CN109635355A - 一种面向gpio的频率可调的滤波电路 - Google Patents

Abstract

一种面向GPIO的频率可调的滤波电路，在GPIO的信号输入端设置时钟分频器和滤波器，通过时钟分频器实现对系统时钟的分频，分频值可配置，以适应对不同频率信号采样的需求；通过滤波器实现对输入信号的滤波功能，采样次数可配置，将有用信号与噪声分离，提高GPIO采样信号时的抗干扰性。本发明有效扩展了GPIO的应用场合，提高了采样的准确率，进而提高处理精度。本发明可灵活配置低电平计数器和高电平计数器的计数频率，能够适应对不同频率信号的采样需求；可灵活配置低电平计数器和高电平计数器的计数值，实现滤除干扰信号保留有效信号的功能。

Description

一种面向GPIO的频率可调的滤波电路

技术领域

本发明涉及集成电路设计领域，具体的说，涉及一种面向GPIO的频率可调的滤波电路。

背景技术

GPIO，General-Purpose IO ports，即通用IO接口，是接口技术中最简单的一种。嵌入式系统中通常有很多结构较简单的外部设备/电路，这些设备/电路，有的需要CPU为之提供控制信号，而且，许多这样的设备/电路只要求一位，即只要有开、关两种状态就够了，例如控制某个LED灯亮与灭；有的则需要被CPU用做输入信号，例如通过获取某个引脚的电平属性来判断外围设备的状态。对这些设备/电路的控制，使用传统的串行口或并行口都不合适。所以在微处理器芯片上一般都会提供一个“通用IO接口”，即GPIO。接口至少有两个寄存器：“控制寄存器”与“数据寄存器”。数据寄存器的各位都直接引到芯片外部，而数据寄存器中每一位的信号流通方向，则通过控制寄存器中的对应位独立地加以设置。比如，可以设置某个引脚的属性为输入、输出或其他特殊功能。

GPIO配置为输入功能时，外部信号可通过GPIO输入微处理器，但不同信号需要的采样频率往往不同，如果GPIO只有单一的采样频率，那么其应用范围将会大打折扣。采样时，受外界噪声或者其他因素的影响，可能会在某一瞬间出现一个额外的高电平，如果处理器误将该电平认为是一个有效信号，就会获取错误的输入数据，有可能因此引起大问题。

发明内容

本发明的技术解决的问题是：克服现有技术的不足之处，提供一种面向GPIO的频率可调的滤波电路，该方法使GPIO采样周期可配置，能够适应输入信号的不同采样频率需求；同时，该方法还可以对输入信号进行滤波，滤除信号中因噪声等因素引起的干扰，提高对输入信号识别的准确率进而提高信号处理的准确率，避免因对输入信号的误读而引起的处理器出错。

本发明的技术解决方案是：

提供一种面向GPIO的频率可调的滤波电路，包括时钟分频器和滤波器；

所述时钟分频器按照设定的分频值对系统时钟分频后输出；滤波器将所述时钟分频器输出的信号作为滤波时钟，根据配置的滤波值对输入信号进行滤波处理，滤波处理后的信号通过GPIO传输给处理器。

优选的，时钟分频器具有使能控制端，高电平有效，配置为低电平时不会对系统时钟分频；时钟分频器的分频值可配置，配置范围为0～(2²⁴-1)。

优选的，时钟分频器使能时，所述时钟分频器会对系统时钟信号进行计数，当计数值等于时钟分频器的分频值时，输出一个周期的高电平，其他时间输出信号保持低电平。

优选的，滤波器以所述时钟分频器输出的分频后的时钟信号为采样时钟对外部输入信号进行采样，仅当连续采样到相同输入电平周期数大于滤波值时才会将其作为有效信号通过GPIO传输给处理器。

优选的，滤波器的滤波值可配置，配置范围为0～7，对应滤波值1～8。

优选的，滤波器包括低电平计数器、高电平计数器、信号状态转换器、第一触发器、第二触发器以及第三触发器；

所述低电平计数器在分频后时钟的上升沿，记录外部输入信号维持低电平的周期数；第一触发器在系统时钟上升沿将低电平计数器输出值传递给信号状态转换器；

所述高电平计数器在分频后时钟的上升沿，记录外部输入信号维持高电平的周期数；第二触发器在系统时钟上升沿将高电平计数器输出值传递给信号状态转换器；

信号状态转换器在第一触发器输出的信号大于滤波值时输出低电平，在第二触发器输出的信号大于滤波值时输出高电平；第三触发器在系统时钟上升沿将信号状态转换器输出的高或低电平通过GPIO传输给处理器。

优选的，所述低电平计数器包括上升沿触发器、第一比较器、第一加法器、非门、或门以及第一3选1数据选择器；上升沿触发器时钟端连接滤波器输出信号state，触发端连接高电平，或门的两个输入端分别连接上升沿触发器的输出和外部输入信号fil_in，或门的输出连接第一3选1数据选择器的第一控制端，当state出现上升沿或fil_in＝1时，或门输出1，控制第一3选1数据选择器选择0作为输出；

比较器将第一3选1数据选择器输出信号cont0与滤波值的配置值fil_num相比较，输出端连接第一3选1数据选择器的第二控制端，非门对外部输入信号进行反向，加法器在分频后时钟的上升沿给cont0加上非门的输出值；当或门输出0时，若cont0≤fil_num，比较器输出1，控制第一3选1数据选择器选择加法器的结果作为输出，若cont0>fil_num，比较器输出0，控制第一3选1数据选择器选择cont0作为输出，计数值不变。

优选的，所述高电平计数器包括下升沿触发器、第二比较器、第二加法器、与非门以及第二3选1数据选择器；下升沿触发器时钟端连接滤波器输出信号state，触发端连接高电平，与非门的两个输入端分别连接下降沿触发器的输出和外部输入信号fil_in，与非门的输出连接第二3选1数据选择器的第一控制端，当state出现下降沿或fil_in＝0时，与非门输出1，控制3选1数据选择器选择0作为输出；

比较器将第二3选1数据选择器输出信号cont1与滤波值的配置值相比较，输出端连接第二3选1数据选择器的第二控制端，加法器在分频后时钟的上升沿给cont1加上外部输入信号fil_in；当与非门输出0时，若cont1≤fil_num，比较器输出1，控制3选1数据选择器选择加法器的结果作为输出；若cont1>fil_num，比较器输出0，控制3选1数据选择器选择cont1作为输出，即计数值不变。

优选的，信号状态转换器包括第三加法器、第三比较器、第四比较器以及第三3选1数据选择器，第三加法器对配置值fil_num加1，第三比较器将第一触发器的输出与第三加法器输出相比较，第三比较器输出端连接第三3选1数据选择器的第一控制端；第四比较器将第二触发器输出与第三加法器输出相比较，第四比较器输出端连接第三3选1数据选择器的第二控制端；第三3选1数据选择器的输入端分别接入0、1以及其输出信号stat；

当count0＝(fil_num+1)时，3选1数据选择器选择0作为输出，即stat＝0；当count1＝(fil_num+1)时，3选1数据选择器选择1作为输出，即stat＝1；当count0和count1均不等于(fil_num+1)时，输出信号stat维持原值不变。

优选的，系统复位信号rst_n＝0时，所有触发器输出清零，第一触发器count0＝0，第二触发器count1＝0，第三触发器state＝0。

本发明与现有技术相比的有益效果是：

(1)本发明在GPIO的端口添加频率可调的滤波电路，使得采样周期可配置，能够适应输入信号的不同采样频率需求；

(2)本发明可以对输入信号进行滤波，滤除信号中因噪声等因素引起的干扰，提高信号处理的准确率。

(3)本发明可灵活配置低电平计数器和高电平计数器的计数频率，能够适应对不同频率信号的采样需求；可灵活配置低电平计数器和高电平计数器的计数值，实现滤除干扰信号保留有效信号的功能。

附图说明

图1是本发明GPIO滤波分频功能设计的结构示框图。

图2是本发明滤波器的结构框图。

图3是本发明低电平计数器的电路示意图。

图4是本发明高电平计数器的电路示意图。

图5是本发明信号状态转换器的电路示意图。

具体实施方式

以系统时钟f_clk＝500MHz为例，通过寄存器配置GPIO的分频时钟使能scal_en＝1、滤波分频值scal_num＝4、采样次数fil_num＝3；根据对应的配置值，分频时钟clk_out＝f_clk/(scal_num+1)＝500MHz/(4+1)＝100MHz。采样时钟等于分频时钟100MHz，采样周期T_{clk_fil}为1/100MHz＝10ns。滤波器根据采样时钟对输入信号采样，采样时间为T_{clk_fil}*(fil_num+1)＝10ns*4＝40ns，即变化时间超过40ns才能确保变化被GPIO电路正确接收。

如图1所示，本发明的GPIO滤波分频功能主要由时钟分频器和滤波器实现。时钟分频器的时钟输入clk与系统时钟同步，复位与系统复位信号rst_n同步，滤波时钟使能scal_en和滤波分频值scal_num来源于用户配置，输出clk_fil为分频时钟，分频时钟输入给滤波器作为滤波器的采样时钟。滤波器的时钟输入clk与系统时钟同步，复位与系统复位信号rst_n同步，采样时钟来自时钟分频器的输出clk_fil，采样次数fil_num来自用户配置，滤波对象是输入信号fil_in，输出滤波后的信号fil_out给处理器。

时钟分频器具有使能位scal_en，为1表示分频器使能，为0表示分频器不使能；可配置分频器的分频值scal_num，24位分频值的设置范围为0～(2²⁴-1)，可将系统时钟(1/(scal_num+1))分频，其中scal_num需转化成十进制值，即配置为0表示不分频，配置成(2²⁴-1)表示最大分频：1/2²⁴分频。时钟分频器按照设定的分频值scal_num对系统时钟clk分频，实现方式为：对系统时钟信号上升沿进行计数，当计数值等于时钟分频器的分频值scal_num时，输出一个周期的高电平，其他时间输出信号clk_fil保持低电平。

滤波器将所述时钟分频器输出的信号clk_fil作为滤波时钟，根据配置的滤波值fil_num对输入信号进行滤波处理，仅当连续采样到相同输入电平的周期数大于fil_num时才会将其作为有效信号通过GPIO传输给处理器。采样信号输入GPIO时信号通过滤波器，可根据需求设置采样次数fil_num；3位采样次数的设置范围为0～7，对应滤波值1～8，表示对信号采样(fil_num+1)次，其中fil_num需转化成十进制值，即0表示不对输入信号做滤波处理，7表示需连续采样到8次相同的输入信号才算有效输入信号。

如图2所示，滤波器包括低电平计数器、高电平计数器、信号状态转换器及触发器。其中，触发器在rst_n＝1时复位，输出0；在clk上升沿触发，将当前输入信号传递给输出端，即count0＝cont0，count1＝cont1，state＝stat。

如图3所示，低电平计数器对输入信号fil_in维持低电平的时间进行计数。其3选1数据选择器由或门和比较器的输出结果控制。当state出现上升沿或fil_in＝1时，或门输出1，控制3选1数据选择器选择0作为输出，即cont0＝0；当state未出现上升沿且fil_in＝0时，或门输出0，此时若cont0≤fil_num，比较器输出1，控制3选1数据选择器选择加法器的结果作为输出；当state未出现上升沿且fil_in＝0时，或门输出0，此时若cont0>fil_num，比较器输出0，控制3选1数据选择器选择cont0作为输出，即计数值不变。加法器在clk_fil的上升沿给cont0加～fil_in，即0计数1不计数，实现对输入信号fil_in维持低电平周期的计数。当加法器两个输入都是0时就会输出0，即或门控制3选1数据选择器将cont0清零后，若输入信号是高电平，加法器就会输出0。

如图4，高电平计数器对输入信号fil_in维持高电平的时间进行计数。其3选1数据选择器由与非门和比较器的输出结果控制。当state出现下降沿或fil_in＝0时，与非门输出1，控制3选1数据选择器选择0作为输出，即cont1＝0；当state未出现下降沿且fil_in＝1时，与非门输出0，此时若cont1≤fil_num，比较器输出1，控制3选1数据选择器选择加法器的结果作为输出；当state未出现下降沿且fil_in＝1时，或门输出0，此时若cont1>fil_num，比较器输出0，控制3选1数据选择器选择cont1作为输出，即计数值不变。加法器在clk_fil的上升沿给cont1加fil_in，即1计数0不计数，实现对输入信号fil_in维持高电平周期的计数。高低电平计数器和信号状态转换器在其3选1数据选择器选择0作为输出的时候输出清零，不需要其他清零信号。

如图5，信号状态转换器产生滤波器的输出信号。其3选1数据选择器由两个比较器控制，当count0＝(fil_num+1)时，说明输入的低电平信号维持周期足够长，是有效低电平信号，3选1数据选择器选择0作为输出，即stat＝0；当count1＝(fil_num+1)时，说明输入的高电平信号维持周期足够长，是有效高电平信号，3选1数据选择器选择1作为输出，即stat＝1；当以上两个条件均不满足时，stat维持原值不变。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (10)

1.一种面向GPIO的频率可调的滤波电路，其特征在于，包括时钟分频器和滤波器；

所述时钟分频器按照设定的分频值对系统时钟分频后输出；滤波器将所述时钟分频器输出的信号作为滤波时钟，根据配置的滤波值对输入信号进行滤波处理，滤波处理后的信号通过GPIO传输给处理器。

2.如权利要求1所述面向GPIO的频率可调的滤波电路，其特征在于，时钟分频器具有使能控制端，高电平有效，配置为低电平时不会对系统时钟分频；时钟分频器的分频值可配置，配置范围为0～(2²⁴-1)。

3.如权利要求2所述面向GPIO的频率可调的滤波电路，其特征在于，时钟分频器使能时，所述时钟分频器会对系统时钟信号进行计数，当计数值等于时钟分频器的分频值时，输出一个周期的高电平，其他时间输出信号保持低电平。

4.如权利要求1所述面向GPIO的频率可调的滤波电路，其特征在于，滤波器以所述时钟分频器输出的分频后的时钟信号为采样时钟对外部输入信号进行采样，仅当连续采样到相同输入电平周期数大于滤波值时才会将其作为有效信号通过GPIO传输给处理器。

5.如权利要求4所述面向GPIO的频率可调的滤波电路，其特征在于，滤波器的滤波值可配置，配置范围为0～7，对应滤波值1～8。

6.如权利要求4所述面向GPIO的频率可调的滤波电路，其特征在于，滤波器包括低电平计数器、高电平计数器、信号状态转换器、第一触发器、第二触发器以及第三触发器；

所述低电平计数器在分频后时钟的上升沿，记录外部输入信号维持低电平的周期数；第一触发器在系统时钟上升沿将低电平计数器输出值传递给信号状态转换器；

所述高电平计数器在分频后时钟的上升沿，记录外部输入信号维持高电平的周期数；第二触发器在系统时钟上升沿将高电平计数器输出值传递给信号状态转换器；

信号状态转换器在第一触发器输出的信号大于滤波值时输出低电平，在第二触发器输出的信号大于滤波值时输出高电平；第三触发器在系统时钟上升沿将信号状态转换器输出的高或低电平通过GPIO传输给处理器。

7.如权利要求6所述面向GPIO的频率可调的滤波电路，其特征在于，所述低电平计数器包括上升沿触发器、第一比较器、第一加法器、非门、或门以及第一3选1数据选择器；上升沿触发器时钟端连接滤波器输出信号state，触发端连接高电平，或门的两个输入端分别连接上升沿触发器的输出和外部输入信号fil_in，或门的输出连接第一3选1数据选择器的第一控制端，当state出现上升沿或fil_in＝1时，或门输出1，控制第一3选1数据选择器选择0作为输出；

比较器将第一3选1数据选择器输出信号cont0与滤波值的配置值fil_num相比较，输出端连接第一3选1数据选择器的第二控制端，非门对外部输入信号进行反向，加法器在分频后时钟的上升沿给cont0加上非门的输出值；当或门输出0时，若cont0≤fil_num，比较器输出1，控制第一3选1数据选择器选择加法器的结果作为输出，若cont0>fil_num，比较器输出0，控制第一3选1数据选择器选择cont0作为输出，计数值不变。

8.如权利要求7所述面向GPIO的频率可调的滤波电路，其特征在于，所述高电平计数器包括下升沿触发器、第二比较器、第二加法器、与非门以及第二3选1数据选择器；下升沿触发器时钟端连接滤波器输出信号state，触发端连接高电平，与非门的两个输入端分别连接下降沿触发器的输出和外部输入信号fil_in，与非门的输出连接第二3选1数据选择器的第一控制端，当state出现下降沿或fil_in＝0时，与非门输出1，控制3选1数据选择器选择0作为输出；

比较器将第二3选1数据选择器输出信号cont1与滤波值的配置值相比较，输出端连接第二3选1数据选择器的第二控制端，加法器在分频后时钟的上升沿给cont1加上外部输入信号fil_in；当与非门输出0时，若cont1≤fil_num，比较器输出1，控制3选1数据选择器选择加法器的结果作为输出；若cont1>fil_num，比较器输出0，控制3选1数据选择器选择cont1作为输出，即计数值不变。

9.如权利要求8所述面向GPIO的频率可调的滤波电路，其特征在于，信号状态转换器包括第三加法器、第三比较器、第四比较器以及第三3选1数据选择器，第三加法器对配置值fil_num加1，第三比较器将第一触发器的输出与第三加法器输出相比较，第三比较器输出端连接第三3选1数据选择器的第一控制端；第四比较器将第二触发器输出与第三加法器输出相比较，第四比较器输出端连接第三3选1数据选择器的第二控制端；第三3选1数据选择器的输入端分别接入0、1以及其输出信号stat；

当count0＝(fil_num+1)时，3选1数据选择器选择0作为输出，即stat＝0；当count1＝(fil_num+1)时，3选1数据选择器选择1作为输出，即stat＝1；当count0和count1均不等于(fil_num+1)时，输出信号stat维持原值不变。

10.如权利要求9所述面向GPIO的频率可调的滤波电路，其特征在于，系统复位信号rst_n＝0时，所有触发器输出清零，第一触发器count0＝0，第二触发器count1＝0，第三触发器state＝0。