CN112019166A - 一种亚阈值单周期时钟降频控制电路 - Google Patents

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Abstract

本发明涉及一种亚阈值单周期时钟降频控制电路。所述控制电路包括2个输入端口，1个输出端口，输入端端口分别输入时钟信号以及输入脉冲信号，输出端口输出降频后的时钟降频信号，基于本发明所提供的亚阈值单周期时钟降频控制电路，通过控制输入脉冲信号以及时钟信号的电平状态，输出降频后的时钟降频信号，实现单周期时钟降频控制。本发明所提供的亚阈值单周期时钟降频控制电路控制信号简单，适合应用于容错设计，纠错控制和具有单周期时钟降频需求的电路中。

Description

一种亚阈值单周期时钟降频控制电路
技术领域
本发明涉及亚阈值降频控制领域，特别是涉及一种亚阈值单周期时钟降频控制电路。
背景技术
随着工艺的尺寸缩小，随机掺杂浓度变化和光刻精度误差等工艺制作过程带来的误差，在亚阈值电压下更为突出。受工艺偏差的影响，电路的鲁棒性变差。latch型的流水线，在出现时间借用的情况下，可能会出现错误，使用时钟降频电路可以有效解决时间借用的问题。传统时钟降频电路，虽然能够解决时间借用问题，但是降频周期多，控制信号复杂，对电路的吞吐率影响比较大，造成了性能的浪费。
发明内容
本发明的目的是提供一种亚阈值单周期时钟降频控制电路，以解决传统时钟降频电路降频周期多，控制信号复杂，对电路的吞吐率影响大，导致电路性能浪费的问题。
为实现上述目的，本发明提供了如下方案：
一种亚阈值单周期时钟降频控制电路，包括：触发器Reg1、锁存器Reg2、触发器Reg3、与非门NAND以及与门AND；
输入脉冲信号输入至所述触发器Reg1，所述触发器Reg1的输入端连接高电平VDD，所述触发器Reg1的输出端输出Q1信号；
将所述Q1信号以及时钟信号Clk输入到所述锁存器Reg2的输入端，所述锁存器Reg2的输出端输出Q2信号；
将所述Q2信号分别输入到与门AND的输入端以及所述触发器Reg3的输入端，所述触发器Reg3的第一输出端输出Q3信号，所述触发器Reg3的第二输出端输出Q3信号的反相信号
Figure BDA0002666555630000021
所述反相信号
Figure BDA0002666555630000022
与所述触发器Reg1的低电平复位相连接，所述触发器Reg3的低电平复位与所述与非门NAND的输出端相连接；
所述Q3信号以及所述时钟信号Clk输入至所述与非门NAND的输入端，所述时钟信号Clk以及所述Q2信号输入至所述与门AND的输入端，所述与门AND的输出端输出所述时钟信号Clk降频之后的时钟降频信号Gtd_Clk。
可选的，所述输入脉冲信号为上升沿时，触发所述触发器Reg1。
可选的，输入至所述锁存器Reg2的时钟信号Clk为低电平时，所述锁存器Reg2锁存。
可选的，输入至所述触发器Reg3的时钟信号为下降沿时，触发所述触发器Reg3。
可选的，当所述输入脉冲信号保持为低电平时，所述时钟降频信号Gtd_Clk与所述时钟信号Clk的频率相同。
可选的，当所述输入脉冲信号以及所述时钟信号Clk均为高电平时，所述时钟降频信号Gtd_Clk发生一次单周期的降频。
可选的，降频后的所述时钟降频信号Gtd_Clk的频率为所述时钟信号Clk的1/2。
根据本发明提供的具体实施例，本发明公开了以下技术效果：本发明提供了一种亚阈值单周期时钟降频控制电路，电路具有2个输入端口，1个输出端口，输入端端口分别输入时钟信号以及输入脉冲信号，基于本发明所提供的亚阈值单周期时钟降频控制电路，通过控制输入脉冲信号以及时钟信号的电平状态，输出降频后的时钟降频信号，实现单周期时钟降频控制，控制信号简单，适合应用于容错设计，纠错控制和具有单周期时钟降频需求的电路中。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的亚阈值单周期时钟降频控制电路图；
图2为本发明所提供的亚阈值单周期时钟降频控制过程中的电平变化图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种亚阈值单周期时钟降频控制电路，实现单周期时钟降频控制，控制信号简单，适合应用于容错设计，纠错控制和具有单周期时钟降频需求的电路中。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的亚阈值单周期时钟降频控制电路图，如图1所示，一种亚阈值单周期时钟降频控制电路，包括：触发器Reg1、锁存器Reg2、触发器Reg3、与非门NAND以及与门AND；输入脉冲信号输入至所述触发器Reg1，所述触发器Reg1的输入端连接高电平VDD，所述触发器Reg1的输出端输出Q1信号；将所述Q1信号以及时钟信号Clk输入到所述锁存器Reg2的输入端，所述锁存器Reg2的输出端输出Q2信号；将所述Q2信号分别输入到与门AND的输入端以及所述触发器Reg3的输入端，所述触发器Reg3的第一输出端输出Q3信号，所述触发器Reg3的第二输出端输出Q3信号的反相信号Q3，所述反相信号Q3与所述触发器Reg1的低电平复位相连接，所述触发器Reg3的低电平复位与所述与非门NAND的输出端相连接；所述Q3信号以及所述时钟信号Clk输入至所述与非门NAND的输入端，所述时钟信号Clk以及所述Q2信号输入至所述与门AND的输入端，所述与门AND的输出端输出所述时钟信号Clk降频之后的时钟降频信号Gtd_Clk。
图1中，电路具有2个输入端口，1个输出端口，Clk端口是输入时钟端口，PU是脉冲输入端口，Gtd_Clk是降频后时钟输出端口。
图2为本发明所提供的亚阈值单周期时钟降频控制过程中的电平变化图，如图2所示，当输入脉冲信号PU保持为低电平时，时钟降频信号Gtd_clk输出与时钟信号clk时钟频率相同的时钟，且两时钟相位保持固定的关系。当需要实现单周期降频时，通过处理器或者其他控制电路使输入脉冲信号PU出现高电平脉冲，如果输入脉冲信号PU的高电平脉冲发生在时钟信号Clk的高电平期间，输出的时钟降频信号Gtd_clk就会发生一次单周期的降频，频率降低为原来的1/2。
本发明提供了一种亚阈值单周期时钟降频控制电路，实现了单周期降频，适合应用于容错设计，纠错控制和具有单周期时钟降频需求的电路中。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种亚阈值单周期时钟降频控制电路，其特征在于，包括：触发器Reg1、锁存器Reg2、触发器Reg3、与非门NAND以及与门AND；
输入脉冲信号输入至所述触发器Reg1，所述触发器Reg1的输入端连接高电平VDD，所述触发器Reg1的输出端输出Q1信号；
将所述Q1信号以及时钟信号Clk输入到所述锁存器Reg2的输入端，所述锁存器Reg2的输出端输出Q2信号；
将所述Q2信号分别输入到与门AND的输入端以及所述触发器Reg3的输入端，所述触发器Reg3的第一输出端输出Q3信号，所述触发器Reg3的第二输出端输出Q3信号的反相信号
Figure FDA0002666555620000011
所述反相信号
Figure FDA0002666555620000012
与所述触发器Reg1的低电平复位相连接，所述触发器Reg3的低电平复位与所述与非门NAND的输出端相连接；
所述Q3信号以及所述时钟信号Clk输入至所述与非门NAND的输入端，所述时钟信号Clk以及所述Q2信号输入至所述与门AND的输入端，所述与门AND的输出端输出所述时钟信号Clk降频之后的时钟降频信号Gtd_Clk。
2.根据权利要求1所述的亚阈值单周期时钟降频控制电路，其特征在于，所述输入脉冲信号为上升沿时，触发所述触发器Reg1。
3.根据权利要求1所述的亚阈值单周期时钟降频控制电路，其特征在于，输入至所述锁存器Reg2的时钟信号Clk为低电平时，所述锁存器Reg2锁存。
4.根据权利要求1所述的亚阈值单周期时钟降频控制电路，其特征在于，输入至所述触发器Reg3的时钟信号为下降沿时，触发所述触发器Reg3。
5.根据权利要求1所述的亚阈值单周期时钟降频控制电路，其特征在于，当所述输入脉冲信号保持为低电平时，所述时钟降频信号Gtd_Clk与所述时钟信号Clk的频率相同。
6.根据权利要求1所述的亚阈值单周期时钟降频控制电路，其特征在于，当所述输入脉冲信号以及所述时钟信号Clk均为高电平时，所述时钟降频信号Gtd_Clk发生一次单周期的降频。
7.根据权利要求6所述的亚阈值单周期时钟降频控制电路，其特征在于，降频后的所述时钟降频信号Gtd_Clk的频率为所述时钟信号Clk的1/2。
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