CN116566382A - 逻辑门电路、电子设备以及消除信号毛刺的方法 - Google Patents

Abstract

本申请公开了一种逻辑门电路、电子设备以及消除信号毛刺的方法。所述逻辑门电路包括：第一电子器件、第二电子器件、第三电子器件和逻辑门装置；所述逻辑门装置包括：逻辑门本体，与所述逻辑门本体相连接的四个输入引脚：第一引脚、第二引脚、第三引脚、第四引脚，以及与所述逻辑门本体相连接的输出引脚：第五引脚；其中，所述第三引脚和所述第四引脚并连，所述第一引脚与所述第一电子器件的输出端相连接，所述第二引脚与所述第二电子器件的输出端相连接，所述第五引脚与所述第三电子器件的输入端相连接；所述四个输入引脚与所述输出引脚相互配合，以消除所述第五引脚输出的信号中的毛刺。

Description

逻辑门电路、电子设备以及消除信号毛刺的方法

技术领域

本申请涉及数字电路技术领域，尤其涉及一种逻辑门电路、电子设备以及消除信号毛刺的方法。

背景技术

数字电路设计中存在着较多的毛刺，毛刺多产生于多输入逻辑门，例如，与非门、或非门和异或门等，毛刺会带来大量不必要的功耗，影响了电路整体的性能。

为了解决传统数字电路中毛刺对整体数字电路带来的影响，提出了隔离逻辑法、传输路径隔离法、毛刺过滤法和时钟门控法等方法来减少毛刺的产生。

然而，这些方式会插入额外的逻辑单元，导致电路的功耗增大。

发明内容

本申请实施例提供一种逻辑门电路、电子设备以及消除信号毛刺的方法，以解决现有消除毛刺的方式会导致电路功耗增大的问题。

第一方面，本申请提供了一种逻辑门电路，所述逻辑门电路包括：

第一电子器件、第二电子器件、第三电子器件和逻辑门装置；

所述逻辑门装置包括：逻辑门本体，与所述逻辑门本体相连接的四个输入引脚：第一引脚、第二引脚、第三引脚、第四引脚，以及与所述逻辑门本体相连接的输出引脚：第五引脚；

其中，所述第三引脚和所述第四引脚并连，所述第一引脚与所述第一电子器件的输出端相连接，所述第二引脚与所述第二电子器件的输出端相连接，所述第五引脚与所述第三电子器件的输入端相连接；所述四个输入引脚与所述输出引脚相互配合，以消除所述第五引脚输出的信号中的毛刺。

第二方面，本申请提供了一种电子设备，包括第一方面所述的逻辑门电路。

第三方面，本申请提供了一种消除信号毛刺的方法，所述方法包括：

识别所述电子设备内部的至少一个待替换逻辑门，其中，所述待替换逻辑门是两输入引脚的或非门、或门、与非门和与门中的一种，所述待替换逻辑门为电路逻辑前级、翻转率大于预设值的逻辑门；

将所述待替换逻辑门替换为四输入引脚的逻辑门装置，所述逻辑门装置的四个输入引脚中的任两个输入引脚均连接高电平或低电平，以消除信号经过所述待替换逻辑门产生的毛刺。

本申请实施例采用的上述至少一个技术方案能够达到以下有益效果：

本申请提供的逻辑门电路，包括：第一电子器件、第二电子器件、第三电子器件和逻辑门装置；所述逻辑门装置包括：逻辑门本体，与所述逻辑门本体相连接的四个输入引脚：第一引脚、第二引脚、第三引脚、第四引脚，以及与所述逻辑门本体相连接的输出引脚：第五引脚；其中，所述第三引脚和所述第四引脚并连，所述第一引脚与所述第一电子器件的输出端相连接，所述第二引脚与所述第二电子器件的输出端相连接，所述第五引脚与所述第三电子器件的输入端相连接；所述四个输入引脚与所述输出引脚相互配合，以消除所述第五引脚输出的信号中的毛刺。如此，不同于现有技术在电路中增加额外的逻辑单元，本申请实施例可以对逻辑门电路中逻辑门装置的原有结构进行改造，在逻辑门装置原有的第一引脚和第二引脚的基础上增加两个并联的第三引脚和第四引脚，通过所述四个输入引脚与所述输出引脚相互配合，来消除逻辑门电路中因逻辑门装置而产生的毛刺，从而解决现有消除毛刺的方式会导致电路功耗增大的问题。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例提供的一种逻辑门电路的示意图；

图2为本申请实施例提供的一种逻辑门电路的示意图；

图3为本申请实施例提供的一种逻辑门装置的示意图；

图4为本申请实施例提供的一种逻辑门装置的示意图；

图5为本申请实施例提供的一种四输入的与非门的示意性原理图；

图6为本申请实施例提供的一种四输入的与门的示意性原理图；

图7为本申请实施例提供的一种四输入的或非门的示意性原理图；

图8为本申请实施例提供的一种四输入的或门的示意性原理图；

图9-1为本申请实施例提供的一种两输入的与非门的波形示意图；

图9-2为本申请实施例提供的一种四输入的与非门的波形示意图；

图10-1为本申请实施例提供的一种两输入的或非门的波形示意图；

图10-2为本申请实施例提供的一种四输入的或非门的波形示意图；

图11-1为本申请实施例提供的一种电子设备的结构示意图；

图11-2为本申请实施例提供的一种阵列乘法器的示意图；

图12为本申请实施例提供的一种消除信号毛刺的方法的流程图。

附图标记：

10-逻辑门电路、11-第一电子器件、12-第二电子器件、13-第三电子器件、100-逻辑门装置、101-逻辑门本体、110-第一引脚、120-第二引脚、130-第三引脚、140-第四引脚、150-第五引脚、200-电子设备、F-下降延迟、R-上升延迟。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

以下结合附图，详细说明本申请各个实施例提供的技术方案。

图1是本申请实施例提供的一种逻辑门电路的示意图，如图1所示，本申请实施例提供的逻辑门电路，所述逻辑门电路10可以包括：第一电子器件11、第二电子器件12、第三电子器件13和逻辑门装置100；所述逻辑门装置100可以包括：逻辑门本体101，与所述逻辑门本体101相连接的四个输入引脚：第一引脚110、第二引脚120、第三引脚130、第四引脚140，以及与所述逻辑门本体101相连接的输出引脚：第五引脚150；

其中，所述第三引脚130和所述第四引脚140可以并连，所述第一引脚110可以与所述第一电子器件11的输出端相连接，所述第二引脚120可以与所述第二电子器件12的输出端相连接，所述第五引脚150可以与所述第三电子器件13的输入端相连接；所述四个输入引脚可以与所述输出引脚相互配合，以消除所述第五引脚150输出的信号中的毛刺。

需了解的是，图1所示的器件仅是所述逻辑门电路10中的一部分，所述逻辑门电路10还可以包括未在图1中展示的其他器件；例如，所述逻辑门电路10还可以包括电阻、电容或者电感等。

在本申请实施例中，所述逻辑门本体101可以为所述逻辑门装置100的原本结构中除去输入引脚和输出引脚之外的结构；所述逻辑门装置100可以为四输入的逻辑门装置；所述第三引脚130的输入电平和所述第四引脚140的输入电平可以同时为高电平，或者，所述第三引脚130的输入电平和所述第四引脚140的输入电平可以同时为低电平。

可选地，在本申请的一个实施例中，如图2所示，所述第一电子器件11可以为两输入的第一逻辑门装置，所述第二电子器件12可以为两输入的第二逻辑门装置，所述第三电子器件13可以为两输入的第三逻辑门装置；所述第一引脚110可以与所述第一逻辑门装置的输出引脚相连接，所述第二引脚120可以与所述第二逻辑门装置的输出引脚相连接，所述第五引脚150可以与所述第三逻辑门装置中的一个输入引脚相连接。

需了解的是，所述第一逻辑门装置、所述第二逻辑门装置和所述第三逻辑门装置的具体类型可以根据实际应用情况进行设置，在此不做限定。举例而言，如图2所示，所述第一电子器件11可以为两输入的与门，所述第二电子器件12可以为两输入的或门，所述第三电子器件13可以为两输入的或非门。

其中，信号在数字系统内部通过连线和逻辑单元时，会产生一定的延时，延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响；信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。数字电路中常将毛刺定义为采样间越过逻辑门限一次以上的任何跳变，主要是指电路输出波形中含有时间很短有规律或没有规律的脉冲而又对设计没有用处或产生其他影响，一般都要考虑去除毛刺。

可以理解的是，在本申请的一个实施例中，由于两输入的逻辑门装置中容易产生毛刺，导致电路中的功耗较大，为了消除这种逻辑门装置自身产生的毛刺，可以在原两输入的逻辑门装置的基础上额外增加两个并联的输入引脚得到的四输入的所述逻辑门装置100。

本申请实施例提供的逻辑门电路，不同于现有技术在电路中增加额外的逻辑单元，可以对逻辑门电路中逻辑门装置的原有结构进行改造，在逻辑门装置原有的第一引脚和第二引脚的基础上增加两个并联的第三引脚和第四引脚，通过所述四个输入引脚与所述输出引脚相互配合，来消除逻辑门电路中因逻辑门装置而产生的毛刺，从而解决现有消除毛刺的方式会导致电路功耗增大的问题。

可选地，在本申请的一个实施例中，所述逻辑门本体101可以为与非门，也可以为或非门，还可以为与门，或者，或门。

图3为本申请实施例提供的一种逻辑门装置的示意图。

下面以所述逻辑门本体101为与非门的情况为例，进一步具体介绍所述逻辑门电路10中的所述逻辑门装置100的结构，如图3所示，本申请实施例中提供的逻辑门装置仅是示例，并不意为限制。

如图3所示，所述逻辑门本体101可以为与非门，所述第三引脚130和所述第四引脚140均可以连接高电平，其中，所述高电平可以由稳定输出信号1的控制信号电路提供。

具体地，如图5所示，在所述逻辑门本体101为与非门的情况下，记所述第一引脚110为A、第二引脚120为B、第三引脚130为C、第四引脚140为D，第五引脚150为Z；所述与非门可以包括：四个串联连接的N型MOS管和四个并联连接的P型MOS管；所述第三引脚130的第一端可以与稳定输出信号1的控制信号电路相连接，所述第三引脚130的第二端可以与一个所述N型MOS管的栅极连接，且所述第三引脚130的所述第二端还可以与一个所述P型MOS管的栅极连接；所述第四引脚140的第一端可以与稳定输出信号1的控制信号电路相连接，所述第四引脚140的第二端可以与一个所述N型MOS管的栅极连接，且所述第四引脚140的所述第二端还可以与一个所述P型MOS管的栅极连接。

在本申请实施例中，如图5所示，所述第三引脚130的第二端(即C)可以与一个N型MOS管(即T_N3)的栅极和一个P型MOS管(即T_P3)的栅极连接；所述第四引脚140的第二端(即D)可以与一个N型MOS管(即T_N4)的栅极和一个P型MOS管(即T_P4)的栅极连接。

在本申请的一个实施例中，如图5所示，与非门电路可以包括四个串联的N型MOS管和四个并联的P型MOS管，与非门的每个输入端可以连到一个N型和一个P型MOS管的栅极。当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的N型MOS管截止，与它相连的P型MOS管导通，输出为高电平；当输入端A、B、C、D均为高电平时，才会使四个串联的N型MOS管都导通，以及四个并联的P型MOS管都截止，输出为低电平。

如此，可以在逻辑门电路中原两输入与非门的第一引脚和第二引脚的基础上增加两个并联的第三引脚和第四引脚变为四输入与非门，通过四输入的与非门来消除两输入与非门自身产生的毛刺，并且可以通过第三引脚和第四引脚输入高电平，从而不影响与非门本身的功能。

同理，在本申请的一个实施例中，所述逻辑门本体101可以为与门，所述第三引脚130和所述第四引脚140均可以连接高电平，其中，所述高电平可以由稳定输出信号1的控制信号电路提供。

具体地，如图6所示，在所述逻辑门本体101为与门的情况下，记所述第一引脚110为A、第二引脚120为B、第三引脚130为C、第四引脚140为D，第五引脚150为Z；所述与门可以包括：四个串联连接的N型MOS管、四个并联连接的P型MOS管以及并联连接的一个P型MOS管和一个N型MOS管；由于并联连接的一个P型MOS管和一个N型MOS管可以为非门，所述与门可以由一个与非门和一个非门组成。

其中，如图6所示，所述第三引脚130的第一端可以与所述稳定输出信号1的控制信号电路连接，所述第三引脚130的第二端可以与所述四个串联连接的N型MOS管中的一个N型MOS管的栅极连接，且所述第三引脚130的所述第二端还可以与所述四个并联连接的P型MOS管中的一个P型MOS管的栅极连接；所述第四引脚140的第一端可以与所述稳定输出信号1的控制信号电路连接，所述第四引脚140的第二端可以与所述四个串联连接的N型MOS管中的一个N型MOS管的栅极连接，且所述第四引脚140的所述第二端还可以与所述四个并联连接的P型MOS管中的一个P型MOS管的栅极连接。

在本申请实施例中，如图6所示，所述第三引脚130的第二端(即C)可以与一个N型MOS管(即T_N3)的栅极和一个P型MOS管(即T_P3)的栅极连接；所述第四引脚140的第二端(即D)可以与一个N型MOS管(即T_N4)的栅极和一个P型MOS管(即T_P4)的栅极连接。当输入电平为高电平时，N型MOS管可以导通，P型MOS管可以截止；当输入电平为低电平时，P型MOS管可以导通，N型MOS管可以截止。

如此，可以在逻辑门电路中原两输入与门的第一引脚和第二引脚的基础上增加两个并联的第三引脚和第四引脚变为四输入与门，通过四输入的与门来消除两输入与门自身产生的毛刺，并且可以通过第三引脚和第四引脚输入高电平，从而不影响与门本身的功能。

图4为本申请实施例提供的一种逻辑门装置的示意图。

下面以所述逻辑门本体101为或非门的情况为例，进一步具体介绍所述逻辑门电路10中的所述逻辑门装置100的结构，如图4所示，本申请实施例中提供的逻辑门装置仅是示例，并不意为限制。

如图4所示，所述逻辑门本体101可以为或非门，所述第三引脚130和所述第四引脚140均可以连接低电平，其中，所述低电平可以由稳定输出信号0的控制信号电路提供。

在本申请实施例中，所述第三引脚130和所述第四引脚140均可以与稳定输出信号0的控制信号电路相连接，以使所述第三引脚130和所述第四引脚140的输入电平均可以为低电平。

具体地，如图7所示，在所述逻辑门本体101为或非门的情况下，记所述第一引脚110为A、第二引脚120为B、第三引脚130为C、第四引脚140为D，第五引脚150为Z；所述或非门可以包括：四个并联连接的N型MOS管和四个串联连接的P型MOS管；所述第三引脚130的第一端可以与稳定输出信号0的控制信号电路相连接，所述第三引脚130的第二端可以与一个所述N型MOS管的栅极连接，且所述第三引脚130的所述第二端还可以与一个所述P型MOS管的栅极连接；所述第四引脚140的第一端可以与稳定输出信号0的控制信号电路相连接，所述第四引脚140的第二端可以与一个所述N型MOS管的栅极连接，且所述第四引脚140的所述第二端还可以与一个所述P型MOS管的栅极连接。

可以理解的是，如图7所示，所述第三引脚130的第二端(即C)可以与一个N型MOS管(即T_N3)的栅极和一个P型MOS管(即T_P3)的栅极连接；所述第四引脚140的第二端(即D)可以与一个N型MOS管(即T_N4)的栅极和一个P型MOS管(即T_P4)的栅极连接。

在本申请的一个实施例中，如图7所示，或非门电路可以包括四个并联的N型MOS管和四个串联的P型MOS管，或非门的每个输入端可以连到一个N型和一个P型MOS管的栅极。当输入端A、B、C、D中只要有一个为高电平时，就会使与它相连的P型MOS管截止，与它相连的N型MOS管导通，输出为低电平；当输入端A、B、C、D均为低电平时，才会使四个串联的P型MOS管都导通，以及四个并联的N型MOS管都截止，输出为高电平。

如此，可以在逻辑门电路中原两输入或非门的第一引脚和第二引脚的基础上增加两个并联的第三引脚和第四引脚变为四输入或非门，通过四输入的或非门来消除两输入或非门自身产生的毛刺，并且可以通过第三引脚和第四引脚输入低电平，从而不影响或非门本身的功能。

同理，在本申请的一个实施例中，所述逻辑门本体101可以为或门，所述第三引脚130和所述第四引脚140均可以与稳定输出信号0的控制信号电路相连接，以使所述第三引脚130和所述第四引脚140的输入电平均可以为低电平。

具体地，如图8所示，在所述逻辑门本体101为或门的情况下，记所述第一引脚110为A、第二引脚120为B、第三引脚130为C、第四引脚140为D，第五引脚150为Z；所述或门可以包括：四个并联连接的N型MOS管、四个串联连接的P型MOS管以及并联连接的一个P型MOS管和一个N型MOS管；由于并联连接的一个P型MOS管和一个N型MOS管可以为非门，所述或门可以由一个或非门和一个非门组成。

其中，如图8所示，所述第三引脚130的第一端可以与稳定输出信号0的控制信号电路相连接，所述第三引脚130的第二端可以与所述四个并联连接的N型MOS管中的一个N型MOS管的栅极连接，且所述第三引脚130的所述第二端还可以与所述四个串联连接的P型MOS管中的一个P型MOS管的栅极连接；所述第四引脚140的第一端可以与稳定输出信号0的控制信号电路相连接，所述第四引脚140的第二端可以与所述四个并联连接的N型MOS管中的一个N型MOS管的栅极连接，且所述第四引脚140的所述第二端还可以与所述四个串联连接的P型MOS管中的一个P型MOS管的栅极连接。

在本申请实施例中，如图8所示，所述第三引脚130的第二端(即C)可以与一个N型MOS管(即TN3)的栅极和一个P型MOS管(即TP3)的栅极连接；所述第四引脚140的第二端(即D)可以与一个N型MOS管(即TN4)的栅极和一个P型MOS管(即TP4)的栅极连接。当输入电平为高电平时，N型MOS管导通，P型MOS管截止；当输入电平为低电平时，P型MOS管导通，N型MOS管截止。

如此，可以在逻辑门电路中原两输入或门的第一引脚和第二引脚的基础上增加两个并联的第三引脚和第四引脚变为四输入或门，通过四输入的或门来消除两输入或门自身产生的毛刺，并且可以通过第三引脚和第四引脚输入低电平，从而不影响或门本身的功能。

需了解的是，如图5-8所示，所述第三引脚130的第二端连接的N型MOS管和所述第四引脚140的第二端连接的N型MOS管可以不同，也就是说，所述第三引脚130的第二端连接的N型MOS管(T_N3)和所述第四引脚140的第二端连接的N型MOS管(T_N4)不是同一个N型MOS管；所述第三引脚130的第二端连接的P型MOS管和所述第四引脚140的第二端连接的P型MOS管也可以不同，也就是说，所述第三引脚130的第二端连接的P型MOS管(T_P3)和所述第四引脚140的第二端连接的P型MOS管(T_P4)也不是同一个P型MOS管。

为了进一步介绍本申请实施例提供的逻辑门电路中的逻辑门装置可以消除自身产生的毛刺的具体原理，下面可以以所述逻辑门本体101为与非门，或者，或非门的情况为例进行具体阐述。

图9-1为本申请实施例提供的一种两输入的与非门的波形示意图，如图9-1所示，记两输入与非门的输入引脚中的第一引脚110为A、第二引脚120为B，输出引脚中的第五引脚150为Z。由于与非门的A端的输入电平由0跳变为1(即由低电平变为高电平)的时间点与B端的输入电平由1跳变为0(即由高电平变为低电平)的时间点不一致，导致A端与B端的输入电平出现了在同一时刻均为高电平的情况，使得A端的下降延迟F(fall delay)在B端的上升延迟R(rise delay)之前，从而导致Z端的输出电平出现了由1跳变为0再跳变为1的情况，即出现了毛刺。

在本申请的一个实施例中，在台积电(Taiwan Semiconductor ManufacturingCompany，TMSC)12纳米工艺下，当工艺角(corner)为tt85c、输入信号的转换时间(inputtransition)为40皮秒、输出负载(output load)为10飞法(ff)时，不同单元(cell)的延迟值可以如表1所示。从表1所示的不同逻辑门装置的升降延迟数据中可以看出，两输入与非门的上升延迟R与下降延迟F近似，所以两输入与非门比较容易产生毛刺；而四输入与非门的下降延迟F比上升延迟R大较多。

单元	上升延迟	下降延迟	平均延迟
				两输入与非门	55.2	62.9	59.0
四输入与非门	56.5	131.7	94.1
				两输入或非门	62.1	58.5	60.3
四输入或非门	133.0	54.5	93.8

表1

需了解的是，不同逻辑门装置的升降延迟数据在不同纳米工艺下也同样是符合这个规律的，即：两输入与非门的下降延迟和上升延迟差不多，但四输入与非门的下降延迟比上升延迟大较多；两输入或非门的下降延迟和上升延迟差不多，但四输入或非门的上升延迟比下降延迟大较多。其中，上升延迟、下降延迟以及平均延迟的单位可以为皮秒。

在本申请实施例中，可以将两输入的与非门引入额外的两个输入电平为高电平的引脚(pin)，如图9-2所示。图9-2为本申请实施例提供的一种四输入的与非门的波形示意图，参照图9-2，记四输入与非门的所述第一引脚110为A、第二引脚120为B、第三引脚130为C、第四引脚140为D，第五引脚150为Z。当换做四输入的与非门，并将额外引入的两个引脚C和D输入高电平(即逻辑置1)时，相当于仍然是一个只有A、B两个引脚的两输入与非门，并不影响电路逻辑功能。同时，通过表1可以看出，四输入与非门的下降延迟F增大将近一倍，从62.9增大至131.7；从图9-2上则是四输入与非门的Z端的下降沿迟滞至毛刺消失，从而达到了消除毛刺的作用。其中，在数字电路中，数字电平从高电平变为低电平的那一瞬间叫作下降沿。

可选地，在本申请的一个实施例中，如图9-2所示，在所述第一引脚110(即A端)的输入电平发生变化的情况下，所述第五引脚150(即Z端)的输出电平可以存在下降延迟F；在所述第二引脚120(即B端)的输入电平发生变化的情况下，所述第五引脚150(即Z端)的输出电平可以存在上升延迟R；针对产生同一个毛刺的时间段，所述下降延迟F的结束时间点可以位于所述上升延迟R的结束时间点之后。此时，四输入与非门的Z端的下降沿迟滞至毛刺消失，从而消除了两输入与非门产生的毛刺。

其中，所述上升延迟R的结束时间点和所述上升延迟R的开始时间点之间的差值可以为固定值；所述下降延迟F的结束时间点和所述下降延迟F的开始时间点之间的差值可以为固定值。也就是说，在将两输入的与非门替换为四输入的与非门之后，所述四输入与非门的输出端的上升延迟R与下降延迟F的值可以为固定的。例如，如表1可知，所述四输入与非门的上升延迟R可以为56.5皮秒，下降延迟F可以为131.7皮秒。

在本申请的一个实施例中，对于两输入的或非门也同理，图10-1为本申请实施例提供的一种两输入的或非门的波形示意图，如图10-1所示，记两输入或非门的输入引脚中的第一引脚110为A、第二引脚120为B，输出引脚中的第五引脚150为Z；毛刺的产生是由于或非门的A端与B端的输入电平出现了在同一时刻均为低电平的情况。从表1可以看出，两输入或非门的下降延迟与上升延迟近似，导致或非门的Z端出现了由0跳变为1再跳变为0的毛刺。

图10-2为本申请实施例提供的一种四输入的或非门的波形示意图，如图10-2所示，记四输入或非门的所述第一引脚110为A、第二引脚120为B、第三引脚130为C、第四引脚140为D，第五引脚150为Z。本申请实施例中可以通过将两输入的或非门换成四输入的或非门，并将额外引入的两个引脚C和D输入低电平(即逻辑置0)时，相当于仍然等价于一个两输入的或非门，不会影响电路的逻辑功能。从表1可以看出，四输入或非门的上升延迟增大将近一倍，从62.1增大至133.0；如图10-2所示的四输入或非门的波形示意图可知，四输入或非门的上升延迟增大起到了消除毛刺的作用。

可选地，在本申请的一个实施例中，如图10-2所示，在所述第一引脚110(即A端)的输入电平发生变化的情况下，所述第五引脚150(即Z端)的输出电平存在下降延迟F；在所述第二引脚120(即B端)的输入电平发生变化的情况下，所述第五引脚150(即Z端)的输出电平存在上升延迟R；针对产生同一个毛刺的时间段，所述上升延迟R的结束时间点位于所述下降延迟F的结束时间点之后。此时，四输入或非门的Z端的上升沿迟滞至毛刺消失，从而消除了两输入或非门产生的毛刺。

同理，所述四输入或非门的所述上升延迟R的结束时间点和所述上升延迟R的开始时间点之间的差值可以为固定值；所述下降延迟F的结束时间点和所述下降延迟F的开始时间点之间的差值可以为固定值。也就是说，在将两输入的或非门替换为四输入的或非门之后，所述四输入或非门的输出端的上升延迟R与下降延迟F的值可以为固定的。例如，如表1可知，所述四输入或非门的上升延迟R可以为133.0皮秒，下降延迟F可以为54.5皮秒。

图11-1为本申请实施例提供的一种电子设备的结构示意图，如图11-1所示，本申请实施例提供的电子设备200可以包括逻辑门电路10。

在本申请实施例中，所述电子设备200内部的所有目标逻辑门均可以为四输入引脚的逻辑门装置，或者，如图11-1所示，所述电子设备200内部的至少一个关键逻辑门可以为所述四输入引脚的逻辑门装置。

其中，所述目标逻辑门和所述关键逻辑门分别可以是或非门、或门、与非门和与门中的一种，所述关键逻辑门可以为电路逻辑前级、翻转率大于预设值的逻辑门。所述电路逻辑前级的逻辑门可以理解为靠近所述逻辑门电路10的输入端前级的逻辑门；所述翻转率大于预设值的逻辑门可以理解为在相同周期内翻转次数大于预设次数的逻辑门，其中，由0-1或者由1-0的信号跳变可以称为一次翻转；所述预设值的大小可以根据实际经验进行设置，在此不做限定。

可以理解的是，在数字电路的运算逻辑中，可以将电子设备的逻辑门电路中所有产生毛刺的两输入引脚的逻辑门装置均替换为四输入引脚的逻辑门装置；也可以将电子设备的逻辑门电路中翻转率较大的两输入引脚的逻辑门装置替换为四输入引脚的逻辑门装置。

举例而言，所述电子设备200可以为乘法器。乘法器(multiplier)是一种完成两个互不相关的模拟信号相乘作用的电子器件；它可以将两个二进制数相乘，它是由更基本的加法器组成的。乘法器可以通过使用一系列计算机算数技术来实现。乘法器不仅作为乘法、除法、乘方和开方等模拟运算的主要基本单元，而且还广泛用于电子通信系统作为调制、解调、混频、鉴相和自动增益控制；另外还可用于滤波、波形形成和频率控制等场合，因此是一种用途广泛的功能电路。

可选地，在本申请的一个实施例中，在所述电子设备200为阵列乘法器的情况下，所述关键逻辑门可以包括电路逻辑前级的部分积运算逻辑中的与门；在所述电子设备200为华莱士乘法器的情况下，所述关键逻辑门可以包括电路逻辑前级的部分积运算逻辑中的与门。

图11-2为本申请实施例提供的一种阵列乘法器的示意图，如图11-2所示，虚线箭头可以表示阵列乘法器中进位传播的路线，图中例如a₀b₀、a₁b₀、a₂b₀和a₃b₀等等可以表示为阵列乘法器中的与门。

在进行消除信号毛刺的时候，可以将阵列乘法器或华莱士乘法器中部分毛刺较大的两输入引脚的逻辑门装置替换为四输入引脚的逻辑门装置。例如，如图11-2所示，在所述电子设备200为阵列乘法器的情况下，可以将阵列乘法器中翻转率较大的二输入引脚与门(例如，图11-2中的虚线框里的与门)替换为如前述实施例中四输入引脚的与门，所述翻转率较大的与门可以是由于累加造成的进位链的最长路径中靠近逻辑门电路的输入端前级的部分积运算逻辑中的与门；又例如，在所述电子设备200为华莱士乘法器的情况下，可以将华莱士乘法器中翻转率较大的二输入引脚与门替换为如前述实施例中四输入引脚的与门，所述翻转率较大的与门可以是电路逻辑前级的部分积运算逻辑中的与门。

在数字电路的运算逻辑中，例如乘法器中的部分积生成电路，包括了大量的两输入与非门和或非门，通过优化该单元，可以很大程度减少毛刺在运算逻辑中的产生，从而达到优化消除整体电路毛刺的作用。需了解的是，除了乘法器外，很多运算逻辑器件也可以适用。

需了解的是，可以将电子设备的逻辑门电路中部分毛刺较大的两输入的逻辑门装置替换为四输入的逻辑门装置，具体替换个数可以根据实际应用情况进行设置，在此不做限定。

在本申请的一个实施例中，两输入的逻辑门装置可以产生多大的毛刺在更换为四输入的逻辑门装置之后就可以消除多大的毛刺，若更换后四输入的逻辑门装置的输入增大导致毛刺宽度增大，则无法消除该毛刺。换言之，毛刺宽度的大小是根据逻辑门电路所在的电子设备的输入大小而变化的。

本申请实施例提供的电子设备，可以将电子设备的逻辑门电路中原有的两输入逻辑门装置替换为四输入逻辑门装置，通过四输入逻辑门装置的所述四个输入引脚与所述输出引脚相互配合，来消除两输入逻辑门装置自身产生的毛刺，并且可以通过引入额外的两个引脚输入电平的高低，从而不影响逻辑门装置本身的功能。

本申请实施例还提供的一种消除信号毛刺的方法，可以应用于本申请实施例提供的逻辑门电路，本申请实施例提供的消除信号毛刺的方法可由所述逻辑门电路10中的所述逻辑门装置100执行。

图12为本申请实施例提供的一种消除信号毛刺的方法的流程图。如图12所示，所述消除信号毛刺的方法可以包括：

步骤1210，识别所述电子设备内部的至少一个待替换逻辑门，其中，所述待替换逻辑门是两输入引脚的或非门、或门、与非门和与门中的一种，所述待替换逻辑门为电路逻辑前级、翻转率大于预设值的逻辑门；

可以理解的是，所述待替换逻辑门可以为所述电子设备内部产生毛刺较大的两输入引脚的逻辑门；所述电路逻辑前级的逻辑门可以理解为靠近所述逻辑门电路10的输入端前级的逻辑门；所述翻转率大于预设值的逻辑门可以理解为在相同周期内翻转次数大于预设次数的逻辑门，其中，由0-1或者由1-0的信号跳变可以称为一次翻转；所述预设值的大小可以根据实际经验进行设置，在此不做限定。

步骤1220，将所述待替换逻辑门替换为四输入引脚的逻辑门装置，所述逻辑门装置的四个输入引脚中的任两个输入引脚均连接高电平或低电平，以消除信号经过所述待替换逻辑门产生的毛刺。

在本申请实施例中，将所述逻辑门装置的四个输入引脚中的任两个输入引脚均连接高电平或低电平，可以不影响该逻辑门装置本身的功能，使得替换后的四输入引脚的逻辑门装置可以消除信号经过所述待替换逻辑门产生的毛刺。

本申请实施例提供的消除信号毛刺的方法，不同于现有技术在电路中增加额外的逻辑单元，可以对逻辑门电路中逻辑门装置的原有结构进行改造，在逻辑门装置原有的第一引脚和第二引脚的基础上增加两个并联的第三引脚和第四引脚，并根据逻辑门本体的类型，将额外引入的两个引脚都连接高电平或低电平，通过所述四个输入引脚与所述输出引脚相互配合，来消除信号经过待替换逻辑门产生的毛刺，不像现有技术那样在电路中引入复杂的逻辑单元，从而解决现有消除毛刺的方式会导致电路功耗增大的问题，是一种更加实用的滤除毛刺的方法；也不影响逻辑门电路中的逻辑门装置本身的功能。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。

内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

本领域技术人员应明白，本申请的实施例可提供为方法、系统或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种逻辑门电路，其特征在于，包括：第一电子器件、第二电子器件、第三电子器件和逻辑门装置；

所述逻辑门装置包括：逻辑门本体，与所述逻辑门本体相连接的四个输入引脚：第一引脚、第二引脚、第三引脚、第四引脚，以及与所述逻辑门本体相连接的输出引脚：第五引脚；

其中，所述第三引脚和所述第四引脚并连，所述第一引脚与所述第一电子器件的输出端相连接，所述第二引脚与所述第二电子器件的输出端相连接，所述第五引脚与所述第三电子器件的输入端相连接；所述四个输入引脚与所述输出引脚相互配合，以消除所述第五引脚输出的信号中的毛刺。

2.根据权利要求1所述的逻辑门电路，其特征在于，所述逻辑门本体为与非门，或者，与门；所述第三引脚和所述第四引脚均连接高电平。

3.根据权利要求1所述的逻辑门电路，其特征在于，所述逻辑门本体为或非门，或者，或门；所述第三引脚和所述第四引脚均连接低电平。

4.根据权利要求2所述的逻辑门电路，其特征在于，在所述第一引脚的输入电平发生变化的情况下，所述第五引脚的输出电平存在下降延迟；在所述第二引脚的输入电平发生变化的情况下，所述第五引脚的输出电平存在上升延迟；所述下降延迟的结束时间点位于所述上升延迟的结束时间点之后。

5.根据权利要求3所述的逻辑门电路，其特征在于，在所述第一引脚的输入电平发生变化的情况下，所述第五引脚的输出电平存在下降延迟；在所述第二引脚的输入电平发生变化的情况下，所述第五引脚的输出电平存在上升延迟；所述上升延迟的结束时间点位于所述下降延迟的结束时间点之后。

6.根据权利要求4或5所述的逻辑门电路，其特征在于，所述上升延迟的结束时间点和所述上升延迟的开始时间点之间的差值为固定值；所述下降延迟的结束时间点和所述下降延迟的开始时间点之间的差值为固定值。

7.一种电子设备，其特征在于，包括权利要求1-6任一项所述的逻辑门电路。

8.根据权利要求7所述的电子设备，其特征在于，

所述电子设备内部的所有目标逻辑门均为四输入引脚的逻辑门装置，或者，所述电子设备内部的至少一个关键逻辑门为所述四输入引脚的逻辑门装置；

其中，所述目标逻辑门和所述关键逻辑门分别是或非门、或门、与非门和与门中的一种，所述关键逻辑门为电路逻辑前级、翻转率大于预设值的逻辑门。

9.根据权利要求8所述的电子设备，其特征在于，

在所述电子设备为阵列乘法器的情况下，所述关键逻辑门包括电路逻辑前级的部分积运算逻辑中的与门；

在所述电子设备为华莱士乘法器的情况下，所述关键逻辑门包括电路逻辑前级的部分积运算逻辑中的与门。

10.一种消除信号毛刺的方法，应用于权利要求7所述的电子设备，其特征在于，所述方法包括：

识别所述电子设备内部的至少一个待替换逻辑门，其中，所述待替换逻辑门是两输入引脚的或非门、或门、与非门和与门中的一种，所述待替换逻辑门为电路逻辑前级、翻转率大于预设值的逻辑门；

将所述待替换逻辑门替换为四输入引脚的逻辑门装置，所述逻辑门装置的四个输入引脚中的任两个输入引脚均连接高电平或低电平，以消除信号经过所述待替换逻辑门产生的毛刺。