CN218897211U - 一种窄脉宽信号展宽电路、信号处理系统 - Google Patents
一种窄脉宽信号展宽电路、信号处理系统 Download PDFInfo
- Publication number
- CN218897211U CN218897211U CN202222731428.6U CN202222731428U CN218897211U CN 218897211 U CN218897211 U CN 218897211U CN 202222731428 U CN202222731428 U CN 202222731428U CN 218897211 U CN218897211 U CN 218897211U
- Authority
- CN
- China
- Prior art keywords
- circuit
- signal
- output end
- pulse width
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Pulse Circuits (AREA)
Abstract
本实用新型提供一种窄脉宽信号展宽电路、信号处理系统，属于信号处理技术领域，包括：一反相电路、一延时反相电路和一逻辑控制电路；反相电路的第一输入端连接一输入信号，反相电路的第二输入端连接逻辑控制电路的第一输出端，反相电路的第三输入端连接逻辑控制电路的第二输出端；延时反相电路的输入端连接反相电路的输出端；逻辑控制电路的第一输入端连接反相电路的输出端，逻辑控制电路的第二输入端连接延时反相电路的输出端。有益效果在于：能够有效滤除输入信号中的毛刺，使得信号能够正常传输，且响应速度较快。
Description
技术领域
本实用新型涉及信号处理技术领域，尤其涉及一种窄脉宽信号展宽电路、信号处理系统。
背景技术
在信号传输系统中，由于系统带宽能力的限制，当输入信号的脉宽过窄(如噪声毛刺)，传输会丢掉沿信息，导致输出错误。如图1所示，当输入信号IN的脉宽twd1<系统带宽tbw时，t1时刻的上升沿可以正常传输，而t2时刻的下降沿无法正常传输，导致信号出错；当输入信号IN的脉宽twd0<系统带宽tbw时，t3时刻的下降沿可以正常传输，而t4时刻的上升沿无法正常传输，导致信号出错。
现有技术中，通过在输入信号之后加入滤波器，如图2所示，通过将脉宽小于系统带宽tbw的信号滤除，但该方案中信号脉宽在滤波器带宽附近还是会有毛刺出现，因而无法彻底解决上述问题。
实用新型内容
为了解决以上技术问题，本实用新型提供了一种窄脉宽信号展宽电路、信号处理系统。
本实用新型所解决的技术问题可以采用以下技术方案实现：
一种窄脉宽信号展宽电路，包括：一反相电路、一延时反相电路和一逻辑控制电路；
所述反相电路的第一输入端连接一输入信号，所述反相电路的第二输入端连接所述逻辑控制电路的第一输出端，所述反相电路的第三输入端连接所述逻辑控制电路的第二输出端；
所述延时反相电路的输入端连接所述反相电路的输出端；
所述逻辑控制电路的第一输入端连接所述反相电路的输出端，所述逻辑控制电路的第二输入端连接所述延时反相电路的输出端。
上述的窄脉宽信号展宽电路，其中，所述延时反相电路被配置为执行一预设延时时间的延时。
上述的窄脉宽信号展宽电路，其中，所述反相电路为CMOS反相器。
上述的窄脉宽信号展宽电路，其中，所述逻辑控制电路包括：一第一逻辑门、一第二逻辑门、一第一晶体管和一第二晶体管；
所述第一逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端，所述第一逻辑门的输出端连接所述第一晶体管的栅极，所述第一晶体管的源极连接电源端，所述第一晶体管的漏极作为所述逻辑控制电路的第一输出端；
所述第二逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端，所述第二逻辑门的输出端连接所述第二晶体管的栅极，所述第二晶体管的源极接地，所述第二晶体管的漏极作为所述逻辑控制电路的第二输出端。
上述的窄脉宽信号展宽电路，其中，所述第一逻辑门为或非门。
上述的窄脉宽信号展宽电路，其中，所述第二逻辑门为与非门。
上述的窄脉宽信号展宽电路，其中，所述第一晶体管为PMOS管。
上述的窄脉宽信号展宽电路，其中，所述第二晶体管为NMOS管。
上述的窄脉宽信号展宽电路，其中，所述延时反相电路包括：一延时模块和一反相器；所述延时模块的输入端连接所述反相电路的输出端，所述延时模块的输出端连接所述反相器，所述反相器作为所述延时反相电路的输出端。
本实用新型还提供一种信号处理系统，包括如上述的窄脉宽信号展宽电路，还包括：通过一信号传输系统与所述窄脉宽信号展宽电路连接的一滤波器。
本实用新型技术方案的优点或有益效果在于：
本实用新型提供一种窄脉宽信号展宽电路，能够有效滤除输入信号中的毛刺，使得信号能够正常传输，且响应速度较快。
附图说明
图1为现有技术中，信号传输系统输入的信号脉宽过窄时的波形示意图；
图2为现有技术中，在输入信号前加入滤波器后的波形示意图；
图3为本实用新型较佳实施例中，窄脉宽信号展宽电路的结构框图；
图4为本实用新型较佳实施例中，窄脉宽信号展宽电路具体实施的示意图；
图5为本实用新型较佳实施例中，窄脉宽信号展宽电路中关键节点的波形示意图；
图6为本实用新型较佳实施例中，信号处理系统的示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本实用新型作进一步说明，但不作为本实用新型的限定。
参见图3和图4，本实用新型的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种窄脉宽信号展宽电路，应用于数字传输系统，特别是数字隔离器领域；该电路具体包括：一反相电路1、一延时反相电路2和一逻辑控制电路3；
反相电路1的第一输入端连接一输入信号，反相电路1的第二输入端连接逻辑控制电路3的第一输出端，反相电路1的第三输入端连接逻辑控制电路3的第二输出端；
延时反相电路2的输入端连接反相电路1的输出端；
逻辑控制电路3的第一输入端连接反相电路1的输出端，逻辑控制电路3的第二输入端连接延时反相电路2的输出端。
上述的窄脉宽信号展宽电路，其中，延时反相电路2被配置为执行一预设延时时间te的延时。
具体的，当输入信号的脉宽大于或等于预设延时时间te翻转时，延时反相电路2仅做延时处理；当输入信号的脉宽小于预设延时时间te翻转时，延时反相电路2将小于预设延时时间te的输入信号的脉宽展宽至预设延时时间te。
上述的窄脉宽信号展宽电路，其中，反相电路1为CMOS反相器。
具体的，反相电路1采用CMOS反相器实现，CMOS反相器由PMOS管Mp2和NMOS管Mn2组成。
上述的窄脉宽信号展宽电路，其中，逻辑控制电路3包括：一第一逻辑门、一第二逻辑门、一第一晶体管Mp1和一第二晶体管Mn1；
第一逻辑门的输入端分别连接反相电路1的输出端和延时反相电路2的输出端，第一逻辑门的输出端连接第一晶体管Mp1的栅极，第一晶体管Mp1的源极连接电源端，第一晶体管Mp1的漏极作为逻辑控制电路3的第一输出端；
第二逻辑门的输入端分别连接反相电路1的输出端和延时反相电路2的输出端，第二逻辑门的输出端连接第二晶体管Mn1的栅极，第二晶体管Mn1的源极接地，第二晶体管Mn1的漏极作为逻辑控制电路3的第二输出端。
具体的，第一逻辑门只有在反相电路1的输出端和延时反相电路2的输出端信号均为0时，才会输出逻辑电平为1的控制信号，使得第一晶体管Mp1截止；在反相电路1的输出端的信号为1和/或延时反相电路2的输出端的信号为1的情况下，输出逻辑电平为0的控制信号，使得第一晶体管Mp1导通。
第二逻辑门只有在反相电路1的输出端和延时反相电路2的输出端信号均为1时，才会输出逻辑电平为0的控制信号，使得第二晶体管Mn1截止；在反相电路1的输出端的信号为0和/或延时反相电路2的输出端的信号为0的情况下，输出逻辑电平为1的控制信号，使得第二晶体管Mn1导通。
具体的，上述CMOS反相器用于对输入信号进行反相处理。在第一晶体管Mp1截止时，保持之前的逻辑电平，先不对输入信号执行反相处理。在第二晶体管Mn1截止时，保持之前的逻辑电平，先不对输入信号执行反相处理。
上述的窄脉宽信号展宽电路，其中，第一逻辑门为或非门nor2。
上述的窄脉宽信号展宽电路，其中，第二逻辑门为与非门nand2。
上述的窄脉宽信号展宽电路，其中，第一晶体管Mp1为PMOS管。
上述的窄脉宽信号展宽电路，其中，第二晶体管Mn1为NMOS管。
上述的窄脉宽信号展宽电路，其中，延时反相电路2包括：一延时模块Delay和一反相器inv；延时模块Delay的输入端连接反相电路1的输出端，延时模块Delay的输出端连接反相器inv，反相器inv作为延时反相电路2的输出端。
于上述较佳的实施例中，如图5所示，为本实用新型较佳的实施例中窄脉宽信号展宽电路中关键节点电压的波形示意图，相关波形符号定义如下：
A表示输入CMOS反相器的输入信号的波形；
B表示CMOS反相器输出的中间信号的波形；
C表示延时反相电路2输出的输出信号的波形；
D表示逻辑控制电路3输出的第一逻辑信号的波形；
E表示逻辑控制电路3输出的第二逻辑信号的波形。
具体的，上述窄脉宽信号展宽电路的工作原理如下：
对于输入信号的脉宽小于预设延时时间te的情况下：
当输入信号A起始输入为0，此时中间信号B＝1，输出信号C＝0，第一逻辑信号D＝0，第二逻辑信号E＝1。
t1时刻，输入信号A由0变为1，然后中间信号B立即由1→0，此时，由于延时模块Delay输出的输出信号C依然保持为0，第一逻辑信号D由0→1，第二逻辑信号E保持为1；
当输入信号A在预设延时时间te内由1变为0，由于第一逻辑信号D＝1，所以，中间信号B保持为0；等待预设延时时间te之后，在t2时刻，中间信号B＝0传递给输出信号C，输出信号C变为1，然后第一逻辑信号D立即由1→0，中间信号B变为1，第二逻辑信号E变为0；
中间信号B变为1后再等待预设延时时间te，在t3时刻，输出信号C变为0，从而实现将输入信号A延时了预设延时时间te，并将输入信号中小于预设延时时间te的脉宽展宽到了预设延时时间te的脉宽，得到输出信号C。
当输入信号A起始输入为1，此时中间信号B＝0，输出信号C＝1，第一逻辑信号D＝0，第二逻辑信号E＝1。
t4时刻，输入信号A由1变为0，然后中间信号B立即由0→1，此时，由于延时模块Delay输出的输出信号C依然保持为1，第二逻辑信号E立即变为0，第一逻辑信号D保持为0；
当输入信号A在预设延时时间te内变为1，由于第二逻辑信号E＝0，所以，中间信号B保持为1；等待预设延时时间te之后，在t5时刻，中间信号B＝1传递给输出信号C，输出信号C变为0，然后第二逻辑信号E立即由0→1，中间信号B变为0，第一逻辑信号D变为1；
中间信号B变为0后再等待预设延时时间te，在t6时刻，输出信号C变为1，从而实现将输入信号A延时了预设延时时间te，并将输入信号中小于预设延时时间te的脉宽展宽到了预设延时时间te的脉宽，得到输出信号C。
对于输入信号的脉宽大于预设延时时间te的情况下，延时模块Delay仅仅对输入信号A进行延时处理，不做展宽处理。
本实用新型还提供一种信号处理系统，包括如上述的窄脉宽信号展宽电路，如图6所示，还包括：通过一信号传输系统与窄脉宽信号展宽电路连接的一滤波器。
具体的，输入信号A进入窄脉宽信号展宽电路后，将其中的窄脉宽信号展宽至预设延时时间te，而后通过信号传输系统将窄脉宽信号展宽电路执行展宽处理后的输出信号C传输至滤波器，进行滤波处理，得到去除毛刺后的有用信号。进一步的，该滤波器为低通滤波器，用于将输出信号C中小于低通滤波器的滤波宽度的部分滤除。
以上所述仅为本实用新型较佳的实施例，并非因此限制本实用新型的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本实用新型的保护范围内。
Claims (10)
1.一种窄脉宽信号展宽电路，其特征在于，包括：一反相电路、一延时反相电路和一逻辑控制电路；
所述反相电路的第一输入端连接一输入信号，所述反相电路的第二输入端连接所述逻辑控制电路的第一输出端，所述反相电路的第三输入端连接所述逻辑控制电路的第二输出端；
所述延时反相电路的输入端连接所述反相电路的输出端；
所述逻辑控制电路的第一输入端连接所述反相电路的输出端，所述逻辑控制电路的第二输入端连接所述延时反相电路的输出端。
2.根据权利要求1所述的窄脉宽信号展宽电路，其特征在于，所述延时反相电路被配置为执行一预设延时时间的延时。
3.根据权利要求1所述的窄脉宽信号展宽电路，其特征在于，所述反相电路为CMOS反相器。
4.根据权利要求1所述的窄脉宽信号展宽电路，其特征在于，所述逻辑控制电路包括：一第一逻辑门、一第二逻辑门、一第一晶体管和一第二晶体管；
所述第一逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端，所述第一逻辑门的输出端连接所述第一晶体管的栅极，所述第一晶体管的源极连接电源端，所述第一晶体管的漏极作为所述逻辑控制电路的第一输出端；
所述第二逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端，所述第二逻辑门的输出端连接所述第二晶体管的栅极，所述第二晶体管的源极接地，所述第二晶体管的漏极作为所述逻辑控制电路的第二输出端。
5.根据权利要求4所述的窄脉宽信号展宽电路，其特征在于，所述第一逻辑门为或非门。
6.根据权利要求4所述的窄脉宽信号展宽电路，其特征在于，所述第二逻辑门为与非门。
7.根据权利要求4所述的窄脉宽信号展宽电路，其特征在于，所述第一晶体管为PMOS管。
8.根据权利要求4所述的窄脉宽信号展宽电路，其特征在于，所述第二晶体管为NMOS管。
9.根据权利要求1所述的窄脉宽信号展宽电路，其特征在于，所述延时反相电路包括：一延时模块和一反相器；所述延时模块的输入端连接所述反相电路的输出端，所述延时模块的输出端连接所述反相器，所述反相器作为所述延时反相电路的输出端。
10.一种信号处理系统，其特征在于，包括如权利要求1-9任意一项所述的窄脉宽信号展宽电路，还包括：通过一信号传输系统与所述窄脉宽信号展宽电路连接的一滤波器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202222731428.6U CN218897211U (zh) | 2022-10-17 | 2022-10-17 | 一种窄脉宽信号展宽电路、信号处理系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202222731428.6U CN218897211U (zh) | 2022-10-17 | 2022-10-17 | 一种窄脉宽信号展宽电路、信号处理系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN218897211U true CN218897211U (zh) | 2023-04-21 |
Family
ID=86002752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202222731428.6U Active CN218897211U (zh) | 2022-10-17 | 2022-10-17 | 一种窄脉宽信号展宽电路、信号处理系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN218897211U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117155352A (zh) * | 2023-10-18 | 2023-12-01 | 上海合芯数字科技有限公司 | 时钟信号带宽调控电路及时钟信号带宽调控方法 |
-
2022
- 2022-10-17 CN CN202222731428.6U patent/CN218897211U/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117155352A (zh) * | 2023-10-18 | 2023-12-01 | 上海合芯数字科技有限公司 | 时钟信号带宽调控电路及时钟信号带宽调控方法 |
| CN117155352B (zh) * | 2023-10-18 | 2024-05-14 | 上海合芯数字科技有限公司 | 时钟信号带宽调控电路及时钟信号带宽调控方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3730607B2 (ja) | 差動データドライバー回路 | |
| US6956407B2 (en) | Pre-emphasis circuitry and methods | |
| CN218897211U (zh) | 一种窄脉宽信号展宽电路、信号处理系统 | |
| US10469061B1 (en) | Quadrature clock generator and method thereof | |
| US7196557B1 (en) | Multitap fractional baud period pre-emphasis for data transmission | |
| US6518792B2 (en) | Method and circuitry for a pre-emphasis scheme for single-ended center taped terminated high speed digital signaling | |
| CN113300987A (zh) | 用于判决反馈均衡器的动态电流模比较器 | |
| US20190044513A1 (en) | Techniques For Reducing The Effects Of Aging In Logic Circuits | |
| US6894540B1 (en) | Glitch removal circuit | |
| US11106237B2 (en) | Shift registers | |
| US6437625B1 (en) | Edge triggered latch with symmetrical paths from clock to data outputs | |
| US20040051563A1 (en) | Symmetric differential logic circuits | |
| US11239842B1 (en) | Level down shifter | |
| US11115009B2 (en) | Semiconductor integrated circuit | |
| CN110928824B (zh) | 高频离线驱动器 | |
| US20060251187A1 (en) | Power and Area Efficient Receiver Circuit Having Constant Hysteresis For Noise Rejection | |
| US8618871B2 (en) | Noise reduction device and semiconductor device having the same | |
| KR100547399B1 (ko) | 디지탈신호의처리방법및회로장치 | |
| CN117978148B (zh) | 用于时钟接收电路的信号处理方法及时钟接收电路 | |
| US20070013424A1 (en) | Differential dual-edge triggered multiplexer flip-flop and method | |
| US6407612B1 (en) | Method and system for suppressing input signal irregularities | |
| US6853229B2 (en) | Circuit for transforming a single ended signal into a differential mode signal | |
| CN116488617A (zh) | 一种用于滤除数字信号毛刺的电路和方法 | |
| KR200266019Y1 (ko) | 면적감소및동작속도개선을위한비교장치 | |
| CN117240256A (zh) | 一种毛刺信号的消除电路、方法及信号处理电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |