CN205281492U - 基于可编程芯片的电路板 - Google Patents

Abstract

本实用新型公开了一种基于可编程芯片的电路板，包括主控CPU芯片、集成电路功能芯片和存储芯片，所述主控CPU芯片和集成电路功能芯片通过内部数据总线相连，其中，所述集成电路功能芯片通过地址配置总线分别和可编程芯片的输出I/O端口以及存储芯片相连存取配置信息，所述可编程芯片配置的输出I/O端口和集成电路功能芯片的初始化管脚一一配对相连且每对相连管脚的电气特性保持一致。本实用新型通过可编程芯片实现芯片配置总线与本地总线的桥接功能，以及对功能芯片的上电配置与管理，达到替换掉原来的上下拉电阻目的，从而简化板卡设计布局，便于板卡调试和维护，提高产品的成品率并降低生产成本。

Description

基于可编程芯片的电路板

技术领域

本实用新型涉及一种电路板，尤其涉及一种基于可编程芯片的电路板。

背景技术

现有很多电子产品通常由一个或者多个CPU，一个或者多个功能芯片和一个FPGA芯片组成，这些器件都焊接在电路板上，构成一个系统板。某些功能芯片会连接一个小的存储芯片，用于对相应的功能芯片进行初始化配置，存储芯片可以是EEPROM芯片或者Flash芯片，如图1所示。在板卡上电后，这些芯片首先需要从存储芯片内读取某些信息，用来对这些芯片进行功能上的配置与管理。这些存储器芯片都是通过烧写器把事编好程序烧写进去，然后焊接到系统板卡上面。这样就会造成如果配置内容需要改动，就会遇到很大的麻烦，需要把存储芯片从板卡上面再焊下来，再次放到烧写器上烧程序，最后再次焊回到板卡上。在模块的设计初期，往往需要对功能芯片的某些功能进行反复不同配置，以找出芯片的最佳工作状态。这样就需要对其对应的存储芯片多次拆卸、重新烧录然后焊接。

此外，现有的高性能的处理器或复杂的功能芯片需有一些初始化IO管脚，通过电阻对其进行上下拉配置，可对相应芯片进行初始化配置。在板卡上电后，这些芯片在复位时刻首先需要根据初始化IO管脚的配置情况，对这自身进行功能上的配置与管理。这些初始化IO管脚通常外接10ΚΩ或4.7ΚΩ电阻的一端，电阻的另一端连接地或者连接电源。如果初始化IO管脚通过电阻接地，该管脚被设置这逻辑0，如果初始化IO管脚通过电阻接电源，该管脚被设置这逻辑1。这样通过外接电阻可以使芯片配置在要求的工作状态。如图2中芯片有三个初始化IO管脚，共外接6个配置电阻。电阻R1和电阻R2分别是初始化IO管脚1的上下拉配置电阻。电阻R3和电阻R4分别是初始化IO管脚2的上下拉配置电阻。电阻R5和电阻R6分别是初始化IO管脚3的上下拉配置电阻。当电阻R1、电阻R3、电阻R5焊上，电阻R2、电阻R4、电阻R6不焊时三个个初始化IO管脚分别被配为1,1,1。这时如果需要把配改为0,0,0,则需要把电阻R1、电阻R3、电阻R5分别拆卸下来，再分别把电阻R2、电阻R4、电阻R6焊接上去。

然而在模块的设计初期，往往需要对芯片的某些功能进行反复不同配置，以找出芯片的最佳工作状态。这样就需要对初始化IO管脚外接的配置电阻多次拆卸、焊接。这样对于存储芯片与电子产品以及烧写器都会带来影响。不仅浪费了时间、精力，还浪费了人力、财力，而且很容易把存储芯片、烧写器甚至板卡弄坏，造成不必要的损失。因此，有必要提供一种基于可编程芯片的电路板。

实用新型内容

本实用新型所要解决的技术问题是提供一种基于可编程芯片的电路板，能够简化板卡设计布局，便于板卡调试和维护，提高产品的成品率并降低生产成本。

本实用新型为解决上述技术问题而采用的技术方案是提供一种基于可编程芯片的电路板，包括主控CPU芯片、集成电路功能芯片和存储芯片，所述主控CPU芯片和集成电路功能芯片通过内部数据总线相连，其中，所述集成电路功能芯片通过地址配置总线分别和可编程芯片的输出I/O端口以及存储芯片相连存取配置信息，所述可编程芯片配置的输出I/O端口和集成电路功能芯片的初始化管脚一一配对相连且每对相连管脚的电气特性保持一致。

上述的基于可编程芯片的电路板，其中，所述集成电路功能芯片的数目为多个，所述多个集成电路功能芯片和同一可编程芯片的输出I/O端口相连，所述可编程芯片的输出I/O端口的初始状态为高阻状态。

上述的基于可编程芯片的电路板，其中，所述集成电路功能芯片和可编程芯片的输出I/O端口之间设有电压转换芯片。

上述的基于可编程芯片的电路板，其中，所述可编程芯片为FPGA芯片或CPLD芯片，所述存储芯片为EEPROM芯片或Flash芯片，所述集成电路功能芯片为CPS1848交换芯片，所述FPGA芯片通过IIC总线连接EEPROM芯片和CPS1848交换芯片。

本实用新型对比现有技术有如下的有益效果：本实用新型提供的基于可编程芯片的电路板，通过可编程芯片实现芯片配置总线与本地总线的桥接功能，以及对功能芯片的上电配置与管理，达到替换掉原来的上下拉电阻目的，从而简化板卡设计布局，便于板卡调试和维护，提高产品的成品率并降低生产成本。

附图说明

图1为现有基于存储芯片的电路板电路方框示意图；

图2为现有采用上下拉电阻的CPU芯片/集成电路功能芯片的初始连接示意图；

图3为本实用新型基于可编程芯片的电路板电路方框示意图；

图4为本实用新型的可编程芯片与CPU芯片/集成电路功能芯片的初始连接示意图；

图5为本实用新型的工程验证实施例的电路方框示意图。

图中：

1主控CPU芯片2集成电路功能芯片3可编程芯片

4电路板5存储芯片

具体实施方式

下面结合附图和实施例对本实用新型作进一步的描述。

图3为本实用新型基于可编程芯片的电路板电路方框示意图。

请参见图3，本实用新型提供的基于可编程芯片的电路板，电路板上包括主控CPU芯片1、集成电路功能芯片2和存储芯片5，所述主控CPU芯片1和集成电路功能芯片2通过内部数据总线相连，其中，所述集成电路功能芯片2通过地址配置总线分别和可编程芯片3的输出I/O端口以及存储芯片5相连存取配置信息，所述可编程芯片3配置的输出I/O端口和集成电路功能芯片2的初始化管脚一一配对相连且每对相连管脚的电气特性保持一致。

本实用新型提供的基于可编程芯片的电路板，其中，所述集成电路功能芯片2的数目为多个，所述多个集成电路功能芯片2和同一可编程芯片3的输出I/O端口相连，所述可编程芯片3的输出I/O端口的初始状态为高阻状态。所述集成电路功能芯片2和可编程芯片3的输出I/O端口之间设有电压转换芯片。所述可编程芯片3为FPGA芯片或CPLD芯片，所述存储芯片5为EEPROM芯片或Flash芯片。

本实用新型提供的基于可编程芯片的电路板，功能芯片和存储芯片间的芯片地址配置总线连接到FPGA的IO管脚。CPU芯片和FPGA通过CPU自带的本地总线互联。FPGA的IO管脚的电气特性要和对应芯片的相应管脚电气特性一致，如果不一致可以通过某些转换芯片转换成一致的。不同的功能芯片所支持的芯片配置总线协议有所不同，有SPI协议，IIC协议，以及其它一些串行协议、并行协议，利用FPGA内部的可编程特性在FPGA里面实现若干桥接模块，比如本地总线转IIC、本地总线转SPI等等。这样用户可以通过CPU芯片方便的更新存储芯片的存储内容。由于功能芯片在上电初始化时需通过芯片配置总线读取存储芯片中的数据以完成对自身的初始化，因此在上电初始化时与芯片配置总线互联的FPGA管脚需保持在高阻状态从而在逻辑上FPGA和芯片配置总线断开，以免影响功能芯片的操作。通常，与芯片配置总线互联的FPGA管脚可以默认在高阻状态，当CPU需要对存储芯片操作时再逻辑上连接起来。

本实用新型提供的基于可编程芯片的电路板，用FPGA实现芯片配置总线与本地总线的桥接功能，这样，CPU芯片便可以直接操作存储芯片，实现对存储芯片的读取与写入功能。这样存储芯片的内容可以方便的修改或更新，且不需要拆卸、焊接。其中存储芯片可以是一个也可以是几个，都能够利用同一组CPU和FPGA实现操作。存储芯片与FPGA通过IO互联，对IO编程因功能芯片的不同，造成了编程所需要符合的协议不同。不仅可以使用SPI协议、IIC协议等标准协议，也可使用其它非标准的自定义协议，不仅可以使用串行协议，也可使用并行协议。

FPGA的特点是现场可编程性，内部代码可以随时更新、替换，并有相应的配套工具辅助设计，方便快捷。本实用新型利用FPGA可编程器件实现初始化IO管脚的灵活配置，从而达到替换掉外接电阻的目的，如图4所示。本实用新型利用FPGA内部的存储器资源，把需要的初始化IO管脚配置信息转化成FPGA内部资源所能识别的格式，跟随FPGA程序一起放到FPGA里面。同时利用FPGA的IO资源，使得FPGA与处理器芯片或功能芯片相连。FPGA的IO资源跟外接芯片管脚的电气特性一致，如果不一致可以通过某些转换芯片转换成一致的。同时利用FPGA内部的可编程特性，对进入FPGA内部的IO进行互联，并且根据初始化IO管脚的配置要求对其进行逻辑配置，使之符合设计需求。这样每次系统启动时，各芯片根据FPGA芯片对初始化IO管脚的配置情况进入相应的工作模式，从而达到原来用外接电阻配置所起到的功能。

为了验证本实用新型的技术效果，下面选取一个具体的实施例进行项目验证。请参考图5，本实施例采用四片飞斯卡尔公司的MPC8640D作为处理器芯片，赛灵斯公司的XC5VLX110T作为FPGA芯片，主要功能芯片有CPS1848SRIO交换芯片，主要存储芯片有NORFLASH和EEPROM。图5中粗实线表示的总线为Loc_Bus本地总线，细实线表示的总线为IIC总线，虚线表示的总线为配置管脚组。四片处理器芯片分别通过Loc_Bus本地总线和配置管脚组与FPGA芯片互联。FPGA芯片通过驱动配置管脚组里的配置管脚，来控制处理器芯片的工作方式。处理器芯片则通过Loc_Bus本地总线访问FPGA内部逻辑资源和FPGA芯片通过Loc_Bus本地总线连接的NORFLASH存储芯片及通过IIC总线连接的EEPROM存储芯片和CPS1848SRIO交换芯片。同样，FPGA芯片通过驱动配置管脚组里的配置管脚，控制CPS1848SRIO交换芯片的工作方式。

采用本实用新型的电路板后，大大的减少了调试时间，降低了产品的报废率。同时，由于FPGA芯片的灵活性，通过对FPGA的编程，为处理器芯片提供了高精度的计时器，及一些额外的寄存器，这样进一步丰富了该板卡的功能，为用户使用该板卡提供了便利。由于验证项目的成功，本实用新型已经在公司大面积推广。由于减少了调试时间和降低了产品的报废率，因此提高了公司生产效率，进一少数实现了利润最大化。

综上所述，本实用新型提供的基于可编程芯片的电路板，利用可编程芯片实现芯片配置总线与本地总线的桥接功能，以及对功能芯片的上电配置与管理，这样，CPU芯片便可以直接操作存储芯片，实现对存储芯片的读取与写入功能，并替换掉了原来的上下拉电阻。具体优点如下：1)存储芯片里存储的配置信息可以随时更新，方便在板卡设计阶段的调试。2)存储芯片所配套的烧写器可以不再使用，不同的存储芯片所配套的烧写器不一定通用，这样就为公司节省了购买烧写器的开销。3)在板卡中利用现有的FPGA资源代替上下拉电阻的功能。这样，外接的大量上下拉配置电阻可以去掉。节省了板卡面积以及节省了PCB布局布线资源，也提高了模块的可靠性。初始化IO管脚的配置信息可以随时更新，方便在板卡设计阶段的调试。4)在板卡设计调试阶段，可以避免频繁对存储芯片和配置电阻进行焊接拆卸，这样降低了毁坏产品的几率，提高了产品的成品率。

虽然本实用新型已以较佳实施例揭示如上，然其并非用以限定本实用新型，任何本领域技术人员，在不脱离本实用新型的精神和范围内，当可作些许的修改和完善，因此本实用新型的保护范围当以权利要求书所界定的为准。

Claims (4)

1.一种基于可编程芯片的电路板，包括主控CPU芯片(1)、集成电路功能芯片(2)和存储芯片(5)，所述主控CPU芯片(1)和集成电路功能芯片(2)通过内部数据总线相连，其特征在于，所述集成电路功能芯片(2)通过地址配置总线分别和可编程芯片(3)的输出I/O端口以及存储芯片(5)相连存取配置信息，所述可编程芯片(3)配置的输出I/O端口和集成电路功能芯片(2)的初始化管脚一一配对相连且每对相连管脚的电气特性保持一致。

2.如权利要求1所述的基于可编程芯片的电路板，其特征在于，所述集成电路功能芯片(2)的数目为多个，所述多个集成电路功能芯片(2)和同一可编程芯片(3)的输出I/O端口相连，所述可编程芯片(3)的输出I/O端口的初始状态为高阻状态。

3.如权利要求1所述的基于可编程芯片的电路板，其特征在于，所述集成电路功能芯片(2)和可编程芯片(3)的输出I/O端口之间设有电压转换芯片。

4.如权利要求1所述的基于可编程芯片的电路板，其特征在于，所述可编程芯片(3)为FPGA芯片或CPLD芯片，所述存储芯片(5)为EEPROM芯片或Flash芯片，所述集成电路功能芯片(2)为CPS1848交换芯片，所述FPGA芯片通过IIC总线连接EEPROM芯片和CPS1848交换芯片。