CN110399215A - 一种协处理器、一种电子设备及一种数据处理方法 - Google Patents

Abstract

本申请公开了一种协处理器，包括功能芯片，进一步包括MCU，MCU的第一端与功能芯片相连，MCU的第二端与CPU相连。因此，既能够通过MCU及时管理协处理任务，提高协处理器执行协处理任务的及时性；又能大大降低协处理任务对CPU计算资源的占用情况，从而提高CPU的工作性能，提升CPU的工作效率。本申请还公开了一种电子设备及一种数据处理方法，均具有上述有益效果。

Description

一种协处理器、一种电子设备及一种数据处理方法

技术领域

本发明涉及芯片控制领域，特别涉及一种协处理器、一种电子设备及一种数据处理方法。

背景技术

由于大数据产业的快速发展，数据量呈现爆炸性增长态势。为了适应深度学习的大规模并行计算需求，目前多采用协处理器协助通用的CPU(中央处理器)完成CPU无法执行或执行效率、效果低下的处理工作，以提高系统的整体工作效率。并且，现有技术中，一般是通过CPU对协处理器进行管理和控制，例如在CPU上设置软件栈，通过软件栈的方式控制各功能芯片。这样一来，由于CPU上需要进行的管理控制任务和计算任务繁多，因此可能无法及时地控制协处理器中的各功能芯片执行协处理任务，将影响执行协处理任务的及时性；另一方面，由于功能芯片的协处理任务一般是任务量大且繁琐，大量的协处理任务将严重影响CPU的性能，影响CPU的工作效率。

因此，如何提高协处理器处理协处理任务的及时性，提高CPU的工作效率，是本领域技术人员目前需要解决的技术问题。

发明内容

有鉴于此，本发明的目的在于提供一种协处理器，能够提高协处理器处理协处理任务的及时性，提高CPU的工作效率；本发明的另一目的是提供一种电子设备及一种数据处理方法，均具有上述有益效果。

为解决上述技术问题，本发明提供一种协处理器，包括功能芯片，进一步包括：

MCU，所述MCU的第一端与所述功能芯片相连，所述MCU的第二端与CPU相连。

优选地，所述功能芯片包括：

AI计算模块、视频编解码模块和图像压缩模块；

所述AI计算模块、所述视频编解码模块和所述图像压缩模块均与片内系统总线相连；

对应的，所述MCU与所述片内系统总线相连。

优选地，进一步包括：

与所述AI计算模块、所述视频编解码模块和所述图像压缩模块一一对应相连，用于分别存储对应的数据信息的存储器。

优选地，进一步包括：

与所述MCU相连，用于显示所述CPU发送的协处理任务和/或所述功能芯片根据所述协处理任务得出的任务结果的显示屏。

优选地，进一步包括：

与所述MCU相连，用于对所述协处理任务进行安全校验的验证模块。

优选地，所述MCU具体为ARM处理器或intel处理器。

为解决上述技术问题，本发明还提供一种电子设备，包括电子设备本体，进一步包括如所述的任意一种协处理器。

为解决上述技术问题，本发明还提供一种数据处理方法，应用于上所述的任意一种协处理器，包括：

当接收到由CPU发送的协处理任务时，将所述协处理任务分配给功能芯片；

接收由所述功能芯片计算出的任务结果，并将所述任务结果反馈给所述CPU。

本发明提供的一种协处理器，是在现有技术中包括的功能芯片的基础上，进一步增加了MCU，并且MCU的第一端与功能芯片相连，MCU的第二端与CPU相连。因此，当存在协处理任务时，CPU能够将协处理任务发送给MCU，以便MCU将协处理任务分配给功能芯片，并接收由功能芯片处理得出的任务结果，再由MCU将任务结果反馈给CPU。也就是说，本发明实施例提供的协处理器，能够利用MCU分担原本由CPU执行的管理控制各功能芯片执行协处理任务的操作，因此CPU只需要执行将协处理任务发送给MCU和接收MCU反馈的任务结果即可。因此，既能够通过MCU及时管理协处理任务，提高协处理器执行协处理任务的及时性；又能大大降低协处理任务对CPU计算资源的占用情况，从而提高CPU的工作性能，提升CPU的工作效率。

为解决上述技术问题，本发明还提供了一种电子设备及一种数据处理方法，均具有上述有益效果。

附图说明

为了更清楚地说明本发明实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种协处理器的结构图；

图2为本发明实施例提供的另一种协处理器的结构图；

图3为本发明实施例提供的一种数据处理方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例的核心是提供一种协处理器，能够提高协处理器处理协处理任务的及时性，提高CPU的工作效率；本发明的另一核心是提供一种电子设备及一种数据处理方法，均具有上述有益效果。

为了使本领域技术人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。

图1为本发明实施例提供的一种协处理器的结构图。如图1所示，一种协处理器10包括功能芯片11，进一步包括MCU12，MCU的第一端与功能芯片11相连，MCU的第二端与CPU13相连。

具体的，功能芯片11指的是不同功能类型的协处理器中用于执行协处理任务的芯片，不同功能类型的协处理器10中对应设置有不同的功能芯片11，例如，常见的功能芯片11包括：AI计算模块、视频编解码模块、图像压缩模块等。本实施例对协处理器10的具体类型不做限限定，如可以是AI芯片中用于提高AI芯片在AI方面的性能的协处理器，且常用的AI芯片类型包括GPU、FPGA(半定制化)和ASIC(定制化)等。在实际应用中，功能芯片11可以仅包括一种类型，也可以包括多种类型；并且各种类型的功能芯片11可以是一个，也可以是多个，本实施例对此也不作限定。

具体的，MCU12(Micro Control Unit，微控制单元)是一种控制器，MCU12作为功能芯片11和CPU13的通信中介，MCU12的第一端与功能芯片11相连，MCU12的第二端与CPU13相连。需要说明的是，MCU12的第二端与CPU13可以是通过PCIE接口相连，或者是主机端其他类型的CPU13的标准处理接口，如intel的UPI、Power的CAPI、ARM的AXI等，本实施例对此不做限定。MCU12实现的功能是与CPU13进行通信和控制功能芯片11执行协处理任务，协处理任务包括设备间的信号传输、接入设备的管理、图像处理以及声频处理等。

本发明实施例提供的一种协处理器，是在现有技术中包括的功能芯片的基础上，进一步增加了MCU，并且MCU的第一端与功能芯片相连，MCU的第二端与CPU相连。因此，当存在协处理任务时，CPU能够将协处理任务发送给MCU，以便MCU将协处理任务分配给功能芯片，并接收由功能芯片处理得出的任务结果，再由MCU将任务结果反馈给CPU。也就是说，本发明实施例提供的协处理器，能够利用MCU分担原本由CPU执行的管理控制各功能芯片执行协处理任务的操作，因此CPU只需要执行将协处理任务发送给MCU和接收MCU反馈的任务结果即可。因此，既能够通过MCU及时管理协处理任务，提高协处理器执行协处理任务的及时性；又能大大降低协处理任务对CPU计算资源的占用情况，从而提高CPU的工作性能，提升CPU的工作效率。

图2为本发明实施例提供的另一种协处理器的结构图。在上述实施例的基础上，本实施例对技术方案作了进一步的说明和优化，具体的，如图2所示，本实施例中的功能芯片11包括：

AI计算模块111、视频编解码模块112和图像压缩模块113；AI计算模块111、视频编解码模块112和图像压缩模块113均与片内系统总线14相连；对应的，MCU12与片内系统总线14相连。

可以理解的是，AI计算模块主要承担的是大量的并行计算、矩阵计算、累加计算以及累乘计算等不能在冯诺依曼体系结构(需要频繁地访问存储器获得指令和存取中间数据)下的通用处理器高效运行的计算工作。视频编解码模块指的是对视频图像进行编码或解码处理的芯片，常用的视频编解码模块有TMS34020芯片，本实施例对视频编解码模块的具体类型和具体型号均不做限定。图像压缩模块指的是对图像进行压缩处理的芯片，常用的图像压缩模块有ADV-JP2000，本实施例对图像压缩模块的具体类型和具体型号均不做限定。

具体的，各功能芯片11均与片内系统总线14连接，再通过将MCU12与片内系统总线14相连，以实现MCU12与各功能芯片11相连。更具体的，各功能芯片11与片内系统总线14之间的连接线路具体由CPU13的具体类型决定。

本实施例通过片内系统总线连接协处理器中的各功能芯片，能够降低连接成本，提高处理效率，并且便于增加或减少功能芯片。

作为优选的实施方式本实施例进一步包括：

与AI计算模块111、视频编解码模块112和图像压缩模块113一一对应相连，用于分别存储对应的数据信息的存储器15。

具体的，在实际操作中，可以是设置一个存储器，将各功能芯片11分别直接连接于该存储器，用于从存储器中获取指令和存取中间数据；也可以是将存储器与片内系统总线相连，间接实现各功能芯片11与同一存储器的连接关系。在本实施例中，考虑到各功能芯片11如AI计算模块111、视频编解码模块112和图像压缩模块113在进行协处理任务时，需要频繁地访问存储器以获取指令和存取中间数据，频繁的数据交互不仅增大存储器的读写压力，而且当多个功能芯片11同时运作时，将导致整体的运行速率下降，降低整体的处理效率。因此，本实施例通过设置与功能芯片11数量一致的存储器15，各存储器15分别与各功能芯片11一一对应相连，并存储对应的功能芯片11的数据信息。

可见，本实施例提供的协处理器，包括与各功能芯片一一对应连接的存储器，能够提高各功能芯片的运行效率。

在上述实施例的基础上，本实施例对技术方案作了进一步的说明和优化，具体的，本实施例进一步包括：

与MCU12相连，用于显示CPU13发送的协处理任务和/或功能芯片根据协处理任务得出的任务结果的显示屏。

具体的，为了更便于用户更便捷、直观地获取CPU13发送的协处理任务，或者各功能芯片根据获取到的协处理任务进行计算处理得出对应的任务结果，本实施例中，进一步包括与MCU12相连的显示屏，显示屏用于显示协处理任务的信息和任务结果的信息。并且，在本实施例中，对显示屏的具体类型不做限定，例如可以是LED显示屏，或者是可以进行人机交互操作的触摸屏等。

作为优选的实施方式，本实施例进一步包括：

与MCU12相连，用于对协处理任务进行安全校验的验证模块。

具体的，考虑到进一步提升信息交互的安全性，例如仅对CPU13发送的特定的协处理任务进行操作，或者避免CPU13在将协处理任务发送给MCU12的过程中携带有异常信息，因此在MCU12接收到协处理任务后，可以进一步通过验证模块对协处理任务进行安全校验。校验模块中的校验程序可以是验证协处理任务中是否设置有与校验模块中预先设置的标识信息一致的标识信息，也可以验证协处理任务的格式是否与校验模块中预先设置的格式一致等，本实施例对校验模块的具体类型不做限定。

作为优选的实施方式，MCU12具体为ARM处理器或intel处理器。

在实际应用中，MCU12可以是根据实际需求自行设计的处理器，也可以使用主流的处理器，例如intel处理器或ARM处理器。需要说明的是，intel处理器稳定性和性价比高，在图像处理、视频处理、大程序应用方面尤为突出；AMD处理器的游戏性能好，功率较低，发热量比intel处理器稍小。因此在具体实施中，可以根据实际需求进行选择Intel处理器或AMD处理器，更加便捷。

基于上述实施例，本实施例还提供一种电子设备，包括电子设备本体，还包括上述任一种协处理器。

具体的，本实施例提供的电子设备，包括电子设备本体，电子设备中的协处理器采用的是上述任一实施例中提供的协处理器。通过提高协处理器性能，因此能够提高使用该协处理器的电子设备的性能。因此，本发明实施例提供的电子设备，具有上述任一实施例中的协处理器的有益效果。

基于上述实施例，本实施例还提供一种数据处理方法，应用于上述任一实施例所提供的协处理器。具体的，如图3所示的本发明实施例提供的一种数据处理方法的流程图，一种数据处理方法包括：

S10：当接收到由CPU发送的协处理任务时，将协处理任务分配给功能芯片；

S20：接收由功能芯片计算出的任务结果，并将任务结果反馈给CPU。

具体的，本实施例利用协处理器在接收到由CPU发送的协处理任务时，将协处理任务分配给功能芯片，然后接收由功能芯片计算出的任务结果，并将任务结果反馈给CPU。更具体的，通过在MCU上安装各功能芯片的驱动程序和软件栈，MCU通过调用不同的功能芯片，并将协处理任务分配给对应的功能芯片，以使得各功能芯片针对性地进行计算操作。也就是说，通过协处理器中的MCU分担原本由CPU执行的管理控制各功能芯片执行协处理任务的操作，因此CPU只需要执行将协处理任务发送给MCU和接收MCU反馈的任务结果即可。因此，既能够通过MCU及时管理协处理任务，提高功能芯片执行协处理任务的及时性；又能大大降低协处理任务对CPU计算资源的占用情况，从而提高CPU的工作性能，提升CPU的工作效率。

以上对本发明所提供的一种协处理器、一种电子设备及一种数据处理方法进行了详细介绍。本文中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

Claims (8)

1.一种协处理器，包括功能芯片，其特征在于，进一步包括：

MCU，所述MCU的第一端与所述功能芯片相连，所述MCU的第二端与CPU相连。

2.根据权利要求1所述的协处理器，其特征在于，所述功能芯片包括：

AI计算模块、视频编解码模块和图像压缩模块；

所述AI计算模块、所述视频编解码模块和所述图像压缩模块均与片内系统总线相连；

对应的，所述MCU与所述片内系统总线相连。

3.根据权利要求2所述的协处理器，其特征在于，进一步包括：

与所述AI计算模块、所述视频编解码模块和所述图像压缩模块一一对应相连，用于分别存储对应的数据信息的存储器。

4.根据权利要求1所述的协处理器，其特征在于，进一步包括：

与所述MCU相连，用于显示所述CPU发送的协处理任务和/或所述功能芯片根据所述协处理任务得出的任务结果的显示屏。

5.根据权利要求4所述的协处理器，其特征在于，进一步包括：

与所述MCU相连，用于对所述协处理任务进行安全校验的验证模块。

6.根据权利要求1至5任一项所述的协处理器，其特征在于，所述MCU具体为ARM处理器或intel处理器。

7.一种电子设备，包括电子设备本体，其特征在于，进一步包括如权利要求1至6任一项所述的协处理器。

8.一种数据处理方法，应用于如权利要求1至6任一项所述的协处理器，其特征在于，包括：

当接收到由CPU发送的协处理任务时，将所述协处理任务分配给功能芯片；

接收由所述功能芯片计算出的任务结果，并将所述任务结果反馈给所述CPU。