CN205194698U - 集成电路 - Google Patents
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Abstract
本申请涉及集成电路。集成电路可包括半导体衬底以及半导体电阻器。半导体电阻器可包括在半导体衬底中并具有第一导电性类型的阱、在阱中具有L形并具有第二导电性类型的第一电阻性区域、以及与第一电阻性区域相关联的调节元件。集成电路还可包括在半导体衬底上的电阻补偿电路。电阻补偿电路可以被配置为测量第一电阻性区域的初始电阻，并基于测得的初始电阻在调节元件处产生电压，以调节第一电阻性区域的工作电阻。根据本实用新型的方案，可以提供一种能够减小/消除平面应力影响的改进的集成电路。
Description
技术领域
本实用新型涉及集成电路领域，并且更特别地涉及包括半导体电阻器的集成电路。
背景技术
在例如硅的半导体衬底上的经扩散或注入的电阻器可能由于压电电阻率现象而对机械应力敏感。因此，在集成电路(IC)中的增加的应力可能导致电参数的增加的变化，而且会发生功能故障。例如，硅和封装材料的导热系数的差异可能是引起几何变形的内部应力的来源。此外，封装工艺和IC的封装体可能是IC上的应力的来源。
美国专利第7,437,260号公开了使用由一系列P掺杂电阻器和N掺杂电阻器组成的半导体电阻器的特定布局，每个都是L形，而且其中非常精确的所选固定比率可以理论地消除在给定温度下的平面应力依赖性。一般来说，该所选固定缩放比率取决于温度和掺杂浓度。然而，由于半导体制造工艺中的易变性，可能存在电阻器失配，而且比率不可能非常精确，而必须根据温度修改。事实上，N掺杂和P掺杂工艺是两个受易变性影响的不同的且连续的操作，所以不能实现非常精确的缩放比率。
因而，由于在IC的工作时间期间的制造工艺易变性和温度变化，可能特别需要获得对于缩放因子/比率的增强控制，以减小/消除平面应力灵敏度。
实用新型内容
本实用新型的目的就在于，提供一种改进的集成电路，以克服上述现有技术中的问题。
集成电路可包括：半导体衬底，以及半导体电阻器。半导体电阻器可包括在半导体衬底中并具有第一导电性类型的阱、在阱中具有L形并具有第二导电性类型的第一电阻性区域、以及与第一电阻性区域相关联的调节元件。IC还可包括在半导体衬底上的电阻补偿电路。电阻补偿电路可以被配置为测量第一电阻性区域的初始电阻，并基于测得的初始电阻在调节元件处产生电压，以调节第一电阻性区域的工作电阻。因此，应力例如平面应力可以被减小。
半导体电阻器还可包括在半导体衬底中的第二电阻性区域，例如，该第二电阻性区域邻近阱，具有第一导电性类型，具有L形，并耦合到第一电阻性区域。IC还可包括被耦合在第一电阻性区域与第二电阻性区域之间的测试元件。
调节元件可包括在第二电阻性区域的至少一部分之上的绝缘层以及在绝缘层之上的导电层。例如，调节元件可包括在第一电阻性区域的至少一部分之上的绝缘层以及在绝缘层之上的导电层。调节元件还可包括在阱中的掺杂区域以及被耦合到掺杂区域的接触件，该掺杂区域具有第一导电性类型并具有比阱更高的掺杂浓度。
IC还可包括在半导体衬底上并耦合到电阻补偿电路的温度传感器。例如，电阻补偿电路可以被配置为基于温度传感器在调节元件处产生电压。
电阻补偿电路可包括处理器以及耦合到处理器的存储器。存储器可以被配置为存储至少一个电阻补偿值。例如，第一电阻性区域可具有蜿蜒的形状。
根据本实用新型的一个方面，提供一种集成电路，包括：半导体衬底；半导体电阻器，包括在所述半导体衬底中并具有第一导电性类型的阱，在所述阱中具有L形和第二导电性类型的第一电阻性区域，以及与所述第一电阻性区域相关联的调节元件；以及电阻补偿电路，在所述半导体衬底上并且被配置为测量所述第一电阻性区域的初始电阻，以及基于测得的初始电阻在所述调节元件处产生电压，以调节所述第一电阻性区域的工作电阻。
根据本实用新型的另一个方面，提供一种集成电路，包括：半导体衬底；多个半导体电阻器，每个半导体电阻器包括在所述半导体衬底中并具有第一导电性类型的阱，在所述阱中具有L形和第二导电性类型的第一电阻性区域，以及与所述第一电阻性区域相关联的调节元件；以及温度传感器，在所述半导体衬底上；电阻补偿电路，在所述半导体衬底上并被耦合至所述温度传感器，所述电阻补偿电路被配置为测量每个第一电阻性区域的初始电阻，以及基于测得的初始电阻和所述温度传感器在所述调节元件处产生电压，以调节每个第一电阻性区域的工作电阻。
根据本实用新型的方案，可以提供一种能够减小/消除平面应力影响的改进的集成电路。
附图说明
图1是根据本实用新型实施例的IC的示意性框图。
图2是图1的IC的示例性半导体电阻器的平面视图。
图3是图2沿线3-1的半导体电阻器的示意截面图。
图4是根据本实用新型另一实施例的示例性半导体电阻器的平面视图。
图5是图4沿线5-1的半导体电阻器的示意性截面图。
图6是根据本实用新型另一实施例的示例性半导体电阻器的平面视图。
图7是图6的半导体电阻器的一部分的示意性截面图。
图8是根据本实用新型另一实施例的示例性半导体电阻器的平面视图。
图9是根据本实用新型另一实施例的示例性半导体电阻器的平面视图。
图10是根据本实用新型另一实施例的示例性半导体电阻器的平面视图。
图11是根据本实用新型实施例的用于调节IC的系统的示意性框图。
具体实施方式
下文中将参照附图更加全面地描述本实用新型，其中示出了本实用新型的优选实施例。然而，本实用新型可以按许多不同方式实施，并不应被解释为限制为本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并且将本实用新型的范畴完全传达给所属领域的技术人员。相同附图标记始终表示相同的元件，并且一百的增量的前置符号和数字在不同的实施例中表示相同的元件。
最初参考图1至图3，集成电路(IC)10说明性地包括半导体衬底11以及半导体电阻器20a-20n。每个半导体电阻器20a-20n包括在半导体衬底11中的阱21。阱21具有第一导电性类型，例如，n型阱。半导体衬底11可具有与阱21相反的导电性类型，例如p型，如在下文中将要详述的。
每个半导体电阻器20a-20n还包括在阱21中的第一电阻性区域22。第一电阻性区域22具有L形，更具体地，是蜿蜒的形状。每个第一电阻性区域22具有第二导电性类型，其与第一导电性类型相反，例如p型。
每个半导体电阻器20a-20n还包括在半导体衬底11中的第二电阻性区域23，其邻近阱21，更具体地说，是横向邻近阱并在半导体衬底内与阱隔开。第二区域具有第一导电性类型，即n型，并具有L形。绝缘层26承载在第一电阻性区域20及第二电阻性区域23和阱21之上。
每个半导体电阻器20a-20n还包括与第一电阻性区域22相关联的调节元件25。调节元件25可包括在阱21中的掺杂区域27。掺杂区域27具有第一导电性类型，即n型，但是比阱具有更高的掺杂浓度。调节元件25还包括接触件或过孔31，接触件或过孔31穿过绝缘层26耦合到掺杂区域27。
测试元件24耦合在第一电阻性区域22与第二电阻性区域23之间。换句话说，第一电阻性区域22和第二电阻性区域23通过测试元件24而耦合。测试元件24可以是延伸穿过绝缘层26的接触件的形式。
在输入中，接触件32或端子延伸穿过绝缘层26并耦合至第一电阻性区域22。输出接触件33或端子延伸穿过绝缘层26并耦合至第二电阻性区域23。在某些应用中，端子33、32可以互换，并分别用作输入接触件和输出接触件。
IC10可包括在半导体衬底11上的温度传感器35。IC10还说明性地包括电阻补偿电路40，电阻补偿电路40在半导体衬底11上并且耦合到温度传感器35和半导体电阻器20a-20n。电阻补偿电路40可包括处理器41和耦合到处理器41的存储器42，并且可以提供对于缩放因子/比率d的控制。由于工艺失配和温度变化从而对缩放因子d的校正可存储在存储器42中。在其他实施例中(未示出)，处理器41可以由作为有限状态机的微控制器或专用数字电路替换。
为了控制工艺失配，处理器41被配置为测量半导体电阻器20a-20n中的至少一个的第一电阻性区域22及第二电阻性区域23的初始电阻。在第一次中，此测量优选执行于晶片级的电测试期间或在组装之前，以减小改变电阻值的封装应力。
测试元件24在测试期间与电阻补偿电路40配合以测量第一电阻性区域22及第二电阻性区域23二者的电阻，从而确定工艺失配和缩放因子d。微调可以被计算并施加为调节元件25处的电压，以补偿半导体电阻器20a-20n的失配并保存到存储器42中。事实上，例如，对于单个裸片，半导体电阻器的值的工艺易变性可以被视为相同，但是这在晶片级中可能不是特别适用，如本领域技术人员将理解的。
为了控制温度变化，可以通过温度来表征IC，而且可以针对一些温度值计算电阻性补偿曲线。这些值可以保存到存储器42中。
处理器41还被配置为基于测得的初始电阻和温度传感器35，在调节元件25处产生电压，以调节第一电阻性区域22的工作电阻。例如随时间推移，从存储的补偿值开始计算补偿值，例如通过插值法。在工作期间，调节元件25与电阻补偿电路40配合以改变阱21(例如，n型阱)和第一电阻性区域22之间的结的耗尽区域。在调节元件25的接触件31处的电压值或电阻补偿值可以保存在存储器42中。例如，此处所述的IC10的配置可以允许电阻器之间以及电阻性区域之间相对靠近，因而减小硅的面积。
现在参考图4至图5，示出了根据另一实施例的半导体电阻器20'，尤其是p掺杂的半导体电阻器，例如用于如上所述的系统10中。阱21'位于n型半导体衬底11'中，并具有p型导电性。
第一电阻性区域22'位于阱21'中。第一电阻性区域22'具有L形。第一电阻性区域22'具有第二导电性类型，其与第一导电性类型相反，例如n型。
半导体电阻器20'还包括邻近阱21'的半导体衬底11'中的第二电阻性区域23'，更具体地说，第二电阻性区域23'横向邻近阱并在半导体衬底内与阱隔开。第二区域23'具有第一导电性类型，即p型，并且还具有L形，更具体地说是蜿蜒的形状。绝缘层26'承载在第一电阻性区域20'及第二电阻性区域23'和阱21'之上。
调节元件25'与第一电阻性区域22'相关联。调节元件25'可包括在阱21'中的掺杂区域27'。掺杂区域27'具有第一导电性类型，即p型，但是比阱21'具有更高的掺杂浓度(p+)。调节元件25'还包括通过绝缘层26'耦合到掺杂区域27'的接触件31'。
测试元件24'耦合在第一电阻性区域22'与第二电阻性区域23'之间。换句话说，第一电阻性区域22'及第二电阻性区域23'通过测试元件24'耦合。测试元件24'可以是延伸穿过绝缘层26'的接触件的形式。
在输入中，接触件32'或端子延伸穿过绝缘层26'并耦合至第二电阻性区域23'。输出接触件33'或端子延伸穿过绝缘层26'并耦合至第一电阻性区域23'。在某些应用中，接触件或端子33'、32'可以互换，并分别用作输入接触件和输出接触件。根据本实施例的半导体电阻器20'可与上文参照图1至图3描述的半导体电阻器结合使用或替代使用。
现在参考图6和图7，示出了根据另一个实施例的半导体电阻器20"。如本领域技术人员将理解的，改变半导体电阻器20"的电阻值可以通过使用在半导体电阻器的至少一部分上方的隔离金属栅，例如，其类似于金属氧化物半导体(MOS)结构，但是在此不同于MOS晶体管的是，不需要源极和漏极的阱和接触件/过孔。特别地，半导体电阻器20"包括在半导体衬底11"中的阱21"。阱21"具有第一导电性类型，例如n型阱。半导体衬底11"可具有与阱21"相反的导电性类型，例如p型，如将在下文详述的。
半导体电阻器20"包括在阱中的第一电阻性区域22"，其具有L形，并且更具体地，是蜿蜒的形状。第一电阻性区域22"具有第二导电性类型，其与第一导电性类型相反，例如p型。
半导体电阻器20"还包括邻近阱21"的半导体衬底11"中的第二电阻性区域23"，更具体地说，横向邻近阱并在半导体衬底内与阱隔开。第二电阻性区域23"具有第一导电性类型，即n型，并且还具有L形。绝缘层26"，例如氧化层，承载在第一电阻性区域22"及第二电阻性区域23"和阱21'之上。
半导体电阻器20"还包括与第一电阻性区域22"相关联的调节元件25"。调节元件25"包括在第一电阻性区域22"的一部分上方的导电层27"，更特别地是在蜿蜒形状的腿部上方或跨越蜿蜒形状的腿部。调节元件25"还包括被耦合到导电层27"的接触件31"。
类似于上述的实施例，测试元件24"耦合在第一电阻性区域22"及第二电阻性区域23"之间。换句话说，第一电阻性区域22"及第二电阻性区域23"通过测试元件24"耦合。在输入中，接触件32"或端子还耦合到第一电阻性区域22"，并且输出接触件33"耦合到第二电阻性区域23"。在某些应用中，端子33"、32"可以互换，并且分别用作输入接触件和输出接触件。
现在参考图8，示出了半导体电阻器20”'的另一实施例，其使用类似于MOS结构的隔离金属栅。半导体电阻器20'"说明性地包括调节元件25'"，调节元件25'"包括在第二电阻性区域23'"而不是第一电阻性区域上的接触件和导电层。
现在参考图9，示出了半导体电阻器20”"的另一实施例，其使用类似于MOS结构的隔离金属栅。半导体电阻器20”"包括n型衬底11”"。调节元件25”"位于第二电阻性区域23”"的蜿蜒形状的拐角上方。第一电阻性区域22”"在这个实施例中是在p型阱21”"中的n型区域。换句话说，半导体电阻器20”"具有类似于图4所示的布局或配置。
现在参考图10，示出了半导体电阻器120的另一实施例，其使用类似于包括n型衬底111的MOS结构的隔离金属栅。调节元件125位于由阱121(例如p型)承载的L形的第一电阻性区域122(例如n型)的拐角上方。第二电阻性区域123具有蜿蜒的形状。换句话说，半导体电阻器120具有类似于图4所示的布局或配置。
现在另外参考图11，为了“微调”装置210a或IC，例如，为了补偿工艺失配，自动测试设备(ATE)255可被使用并可以被耦合到电阻补偿电路240和半导体电阻器220a-220n中的至少一个半导体电阻器，其中每个电阻器表示为高精度压电不敏感的电阻器(HPIR)。ATE255可以测量在给定半导体电阻器中的不同的电阻性区域，以评估电阻性补偿值，如果需要，则将电阻性补偿值存储在存储器中，因而在最佳情况下降低或消除由于XY平面应力引起的电阻变化。此工艺可以针对不同的温度值进行重复。
在测试期间，可以针对一些值计算电阻补偿曲线，因此电阻补偿电路240可以例如随时间推移而从存储的补偿值开始计算所需温度的补偿值，例如通过插值法。温度测试可以例如使用探测设备(晶片探测器)的热卡盘(板)来执行。ATE255可以测量由IC210a承载的一个半导体电阻器220a-220n或每个半导体电阻器。
在一些实施例中(图11)，半导体电阻器220e可以布置在器件210a和另一器件210b之间的划片线内部，例如类似于通常在参数测试期间被测量的测试元件组(TEG)结构。例如，可以测量在给定晶片上的TEG，以便为每个IC中的每个半导体电阻器的工艺失配提供校正，例如使用自适应算法。电阻补偿电路240可以微调半导体电阻器的不同组。
然后，可以在晶片测试(EWS，电子晶片分类)层级执行XY平面应力的补偿，该补偿执行于封装体内的IC的最终测试(FT)层级，因而提高质量与可靠性。
在另一个实施例中(未示出)，处理器41可以在IC10外部作为另一IC，例如专用IC(ASIC)耦合到至少一个IC10，如在系统级封装(SiP)中，然后与至少一个IC10有关的补偿值可以存储在此ASIC中。
方法方面涉及一种补偿集成电路(IC)10中的电阻的方法。该方法包括使用在半导体衬底11上的电阻补偿电路40，以在与半导体电阻器20的第一电阻性区域22相关联的调节元件25处产生电压，从而基于测得的初始电阻调节第一电阻性区域的工作电阻。第一电阻性区域22在阱21中并具有L形和第二导电性类型。阱21在半导体衬底11中并具有第一导电性类型。
尽管本文已经用示例性半导体电阻器配置描述了集成电路的几个实施例，但应当理解的是，可以有任意数量的半导体电阻器，包括仅一个，和/或任意数量的配置包括任意数量的不同类型或相同类型的半导体电阻器。
在受益于前面的描述和相关附图之后，本领域技术人员将理解本实用新型的许多修改和其它实施例。因此，应当理解，本实用新型不限于所公开的具体实施例，而是旨在于将修改和实施例都包含在所附权利要求的范围内。
Claims (17)
1.一种集成电路，包括：
半导体衬底；
半导体电阻器，包括
在所述半导体衬底中并具有第一导电性类型的阱，
在所述阱中具有L形和第二导电性类型的第一电阻性区域，以及
与所述第一电阻性区域相关联的调节元件；以及
电阻补偿电路，在所述半导体衬底上并且被配置为
测量所述第一电阻性区域的初始电阻，以及
基于测得的初始电阻在所述调节元件处产生电压，以调节所述第一电阻性区域的工作电阻。
2.根据权利要求1所述的集成电路，其中所述半导体电阻器进一步包括在所述半导体衬底中的第二电阻性区域，所述第二电阻性区域邻近所述阱、具有所述第一导电性类型、具有L形并且被耦合到所述第一电阻性区域。
3.根据权利要求2所述的集成电路，进一步包括测试元件，所述测试元件被耦合在所述第一电阻性区域和所述第二电阻性区域之间。
4.根据权利要求2所述的集成电路，其中所述调节元件包括：
在所述第二电阻性区域的至少一部分之上的绝缘层；以及
在所述绝缘层之上的导电层。
5.根据权利要求1所述的集成电路，其中所述调节元件包括：
在所述第一电阻性区域的至少一部分之上的绝缘层；以及
在所述绝缘层之上的导电层。
6.根据权利要求1所述的集成电路，其中所述调节元件包括：
在所述阱中的掺杂区域，所述掺杂区域具有所述第一导电性类型并具有比所述阱更高的掺杂浓度；以及
被耦合到所述掺杂区域的接触件。
7.根据权利要求1所述的集成电路，进一步包括在所述半导体衬底上并且被耦合到所述电阻补偿电路的温度传感器；并且其中所述电阻补偿电路被配置为基于所述温度传感器在所述调节元件处产生所述电压。
8.根据权利要求1所述的集成电路，其中所述电阻补偿电路包括处理器和与所述处理器耦合的存储器；其中所述存储器被配置为存储至少一个电阻补偿值。
9.根据权利要求1所述的集成电路，其中所述第一电阻性区域具有蜿蜒的形状。
10.一种集成电路，包括：
半导体衬底；
多个半导体电阻器，每个半导体电阻器包括
在所述半导体衬底中并具有第一导电性类型的阱，
在所述阱中具有L形和第二导电性类型的第一电阻性区域，以及
与所述第一电阻性区域相关联的调节元件；以及
温度传感器，在所述半导体衬底上；
电阻补偿电路，在所述半导体衬底上并被耦合至所述温度传感器，所述电阻补偿电路被配置为
测量每个第一电阻性区域的初始电阻，以及
基于测得的初始电阻和所述温度传感器在所述调节元件处产生电压，以调节每个第一电阻性区域的工作电阻。
11.根据权利要求10所述的集成电路，其中所述多个半导体电阻器中的每一个半导体电阻器进一步包括在所述半导体衬底中的第二电阻性区域，所述第二电阻性区域邻近所述阱、具有所述第一导电性类型、具有L形并且被耦合到所述第一电阻性区域。
12.根据权利要求11所述的集成电路，进一步包括测试元件，所述测试元件被耦合在所述第一电阻性区域和所述第二电阻性区域之间。
13.根据权利要求11所述的集成电路，其中所述调节元件包括：
在所述第二电阻性区域的至少一部分之上的绝缘层；以及
在所述绝缘层之上的导电层。
14.根据权利要求10所述的集成电路，其中所述调节元件包括：
在所述第一电阻性区域的至少一部分之上的绝缘层；以及
在所述绝缘层之上的导电层。
15.根据权利要求10所述的集成电路，其中所述调节元件包括：
在所述阱中的掺杂区域，所述掺杂区域具有所述第一导电性类型并具有比所述阱更高的掺杂浓度；以及
被耦合到所述掺杂区域的接触件。
16.根据权利要求10所述的集成电路，其中所述电阻补偿电路包括处理器和与所述处理器耦合的存储器；其中所述存储器被配置为存储至少一个电阻补偿值。
17.根据权利要求10所述的集成电路，其中所述第一电阻性区域具有蜿蜒的形状。
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|---|---|---|---|---|
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| JP4764086B2 (ja) * | 2005-07-27 | 2011-08-31 | パナソニック株式会社 | 半導体集積回路装置 |
| US7410293B1 (en) * | 2006-03-27 | 2008-08-12 | Altera Corporation | Techniques for sensing temperature and automatic calibration on integrated circuits |
| KR100718049B1 (ko) * | 2006-06-08 | 2007-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법 |
| US7696811B2 (en) * | 2006-06-19 | 2010-04-13 | International Business Machines Corporation | Methods and circuits to reduce threshold voltage tolerance and skew in multi-threshold voltage applications |
| JP2010109233A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体装置 |
| US7915949B2 (en) * | 2009-03-12 | 2011-03-29 | International Business Machines Corporation | Implementing eFuse resistance determination before initiating eFuse blow |
| US8446209B1 (en) * | 2011-11-28 | 2013-05-21 | Semiconductor Components Industries, Llc | Semiconductor device and method of forming same for temperature compensating active resistance |
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Cited By (2)
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