CN204348715U - 一种超薄封装件 - Google Patents

一种超薄封装件 Download PDF

Info

Publication number
CN204348715U
CN204348715U CN201520003392.7U CN201520003392U CN204348715U CN 204348715 U CN204348715 U CN 204348715U CN 201520003392 U CN201520003392 U CN 201520003392U CN 204348715 U CN204348715 U CN 204348715U
Authority
CN
China
Prior art keywords
silver coating
chip
bonding line
package device
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201520003392.7U
Other languages
English (en)
Inventor
宋波
梁大钟
施保球
刘兴波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong Style Science And Technology Ltd
Original Assignee
Guangdong Style Science And Technology Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong Style Science And Technology Ltd filed Critical Guangdong Style Science And Technology Ltd
Priority to CN201520003392.7U priority Critical patent/CN204348715U/zh
Application granted granted Critical
Publication of CN204348715U publication Critical patent/CN204348715U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本实用新型公开了一种超薄封装件，包括塑封体以及封装在塑封体内的芯片、镀银层、镀NiPdAu层、铜连接层和键合线，芯片、镀银层、铜连接层、镀NiPdAu层和键合线构成了电路的电源和信号通道，所述的铜连接层有多个，每个铜连接层的上表面和下表面分别设置有镀银层和镀NiPdAu层，所述的多个镀银层相互独立，所述的芯片设置在部分镀银层上，无芯片的镀银层段通过键合线与芯片连接，由于可以免电镀、免贴膜，生产成本可以大幅降低，产品更有竞争力。

Description

一种超薄封装件
技术领域
本实用新型属于集成电路封装技术领域，具体涉及一种超薄封装件。
背景技术
集成电路的QFN（Quad Flat No-leadPackage，方形扁平无引脚封装）和DFN（Dual Flat Package，双侧引脚扁平封装）近几年随着通讯设备(如基站、交换机)、智能手机、便携式设备(如平板电脑)、可穿戴设备(如智能手表、智能眼镜、智能手环等)的普及而迅速发展，特别适用于有高频、高带宽、低噪声、高导热、小体积、高速度等电性需求的大规模集成电路的封装。
QFN/DFN有效地利用了引线脚的封装空间，从而大幅度地提高了封装效率。该封装由于引线短小、塑封体尺寸小、封装体薄，可以使CPU 体积缩小30%-50%，同时具有良好的散热性能。
传统的QFN/DFN主要存在以下不足：一是设计及制作周期长，成本比较高；二是凸点的排布以及I/O 的密集程度受到框架设计及框架制造工艺的限制；三是框架在腐蚀变薄后，在模具内有滑动的风险，封装可靠性得不到保障；四是传统的QFN/DFN产品厚度仍然比较大，无法满足当前的便携式设备对小体积、高密度封装的需求。
实用新型内容
本实用新型的目的是针对上述现有技术的不足，提供一种基于键合线连接的免贴膜、免电镀的超薄封装件。
本实用新型解决其技术问题所采用的技术方案是：一种超薄封装件，包括塑封体以及封装在塑封体内的芯片、镀银层、镀NiPdAu层、铜连接层和键合线，芯片、镀银层、铜连接层、镀NiPdAu层和键合线构成了电路的电源和信号通道，所述的铜连接层有多个，每个铜连接层的上表面和下表面分别设置有镀银层和镀NiPdAu层，所述的多个镀银层相互独立，所述的芯片设置在部分镀银层上，无芯片的镀银层通过键合线与芯片连接。
所述的一种超薄封装件，其无芯片的镀银层上设置有与键合线连接的金属凸点，所述的金属凸点、芯片、镀银层、铜连接层、镀NiPdAu层和键合线构成了电路的电源和信号通道。
所述的一种超薄封装件，其镀银层和镀NiPdAu层的厚度为3—5um。
所述的一种超薄封装件，其塑封体的厚度小于0.35mm。
所述的一种超薄封装件，其铜连接层下端的一组相对边设置有倒角。
所述的一种超薄封装件，其倒角为直角倒角。
本实用新型的有益效果是：通过电镀银之后在植有的金属凸点上直接压焊，也可通过电镀银后直接打线的方法实现与外部电路的连通，封装件将镀NiPdAu层作为与外部电路的信号连接通道，相当于普通封装的“管脚”，可以省去电镀环节；在镀银层和框架基板之间增加一层铜连接层，铜连接层下端的一组相对边设置有倒角，塑封之后塑封料填充满铜倒角层的凹槽，形成有效的防拖拉结构，极大地降低了框架在腐蚀变薄后，在模具内滑动的风险。
附图说明
图1为本实用新型第一实施例的剖面图；
图2为本实用新型第二实施例的剖面图。
各附图标记为：2—金属凸点，3—芯片，4—塑封体，5—镀银层，6—镀NiPdAu层，7—铜连接层，8—键合线。
具体实施方式
下面结合附图对本实用新型作进一步详细说明。
参照图1所示，本实用新型公开了一种超薄封装件，包括塑封体4以及封装在塑封体4内的芯片3、镀银层5、镀NiPdAu层6、铜连接层7和键合线8，所述的芯片3、镀银层5、铜连接层7、镀NiPdAu层6和键合线8构成了电路的电源和信号通道，所述的铜连接层7有多个，每个铜连接层7的上表面设置有镀银层5，下表面设置有镀NiPdAu层6，所述的多个镀银层5相互独立，所述的芯片3设置在部分镀银层5上，无芯片3的镀银层5通过键合线8与芯片3连接。
进一步，如图2所示，在无芯片3的镀银层5上设置有与键合线8连接的金属凸点2，所述的金属凸点2、芯片3、镀银层5、铜连接层7、镀NiPdAu层6和键合线8构成了电路的电源和信号通道。
由于镀银层5和镀NiPdAu层6的厚度为3—5um，大大降低了QFN/DFN封装产品的厚度，可将塑封体4的厚度设置为小于0.35mm，而传统的QFN/DFN封装体厚度在0.7mm以上，本实用新型提供的技术可使封装体厚度减小100%。
更进一步，铜连接层7下端的一组相对边设置有倒角，作为一种优选的实施例，还可以将倒角设置成直角倒角，不仅形成有效的防拖拉结构，塑封之后塑封料填充满铜倒角层的凹槽，形成有效的防拖拉结构，极大地降低了框架在腐蚀变薄后，在模具内滑动的风险，还大大方便了铜连接层7的加工，同时，降低了塑封料压力，增加了塑封料与金属框架的接合面积，封装可靠性大幅提升。
本实用新型采用普通框架即可进行产品制作流程，无需过多加工框架载体，缩短设计周期，降低成本，更好地实现芯片与载体的互联，使I/O 更加密集。
传统的QFN/DFN框架，为了防止塑封时发生“溢胶”，在框架背面贴有一层膜，而本实用新型由于框架上面镀了一层NiPdAu，可以起到隔离塑封料的作用，塑封后腐蚀掉框架，同样可以起到防止“溢胶”的作用，这样就可以省去框架厂商“贴膜”的过程。
由于本实用新型提供的封装件可以免电镀、免贴膜，生产成本可以大幅降低，产品更有竞争力。
上述实施例仅例示性说明本实用新型的原理及其功效，以及部分运用的实施例，对于本领域的普通技术人员来说，在不脱离本实用新型创造构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。

Claims (6)

1.一种超薄封装件，其特征在于：包括塑封体（4）以及封装在塑封体（4）内的芯片（3）、镀银层（5）、镀NiPdAu层（6）、铜连接层（7）和键合线（8），芯片（3）、镀银层（5）、铜连接层（7）、镀NiPdAu层（6）和键合线（8）构成了电路的电源和信号通道，所述的铜连接层（7）有多个，每个铜连接层（7）的上表面和下表面分别设置有镀银层（5）和镀NiPdAu层（6），所述的多个镀银层（5）相互独立，所述的芯片（3）设置在部分镀银层（5）上，无芯片（3）的镀银层（5）通过键合线（8）与芯片（3）连接。
2.根据权利要求1所述的一种超薄封装件，其特征在于，所述无芯片（3）的镀银层（5）上设置有与键合线（8）连接的金属凸点（2），所述的金属凸点（2）、芯片（3）、镀银层（5）、铜连接层（7）、镀NiPdAu层（6）和键合线（8）构成了电路的电源和信号通道。
3.根据权利要求1或2所述的一种超薄封装件，其特征在于，所述的镀银层（5）和镀NiPdAu层（6）的厚度为3—5um。
4.根据权利要求3所述的一种超薄封装件，其特征在于，所述的塑封体（4）的厚度小于0.35mm。
5.根据权利要求4所述的一种超薄封装件，其特征在于，所述的铜连接层（7）下端的一组相对边设置有倒角。
6.根据权利要求5所述的一种超薄封装件，其特征在于，所述的倒角为直角倒角。
CN201520003392.7U 2015-01-05 2015-01-05 一种超薄封装件 Active CN204348715U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201520003392.7U CN204348715U (zh) 2015-01-05 2015-01-05 一种超薄封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201520003392.7U CN204348715U (zh) 2015-01-05 2015-01-05 一种超薄封装件

Publications (1)

Publication Number Publication Date
CN204348715U true CN204348715U (zh) 2015-05-20

Family

ID=53231966

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201520003392.7U Active CN204348715U (zh) 2015-01-05 2015-01-05 一种超薄封装件

Country Status (1)

Country Link
CN (1) CN204348715U (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105514079A (zh) * 2015-12-08 2016-04-20 广东气派科技有限公司 集成电路封装结构及其生产工艺
CN105551971A (zh) * 2015-12-08 2016-05-04 广东气派科技有限公司 基于Flip-chip连接的集成电路封装结构及封装工艺
CN112349673A (zh) * 2020-11-10 2021-02-09 江西芯世达微电子有限公司 一种基于键合线连接的超薄封装件及其制作工艺

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105514079A (zh) * 2015-12-08 2016-04-20 广东气派科技有限公司 集成电路封装结构及其生产工艺
CN105551971A (zh) * 2015-12-08 2016-05-04 广东气派科技有限公司 基于Flip-chip连接的集成电路封装结构及封装工艺
CN112349673A (zh) * 2020-11-10 2021-02-09 江西芯世达微电子有限公司 一种基于键合线连接的超薄封装件及其制作工艺

Similar Documents

Publication Publication Date Title
CN204348715U (zh) 一种超薄封装件
CN105514079A (zh) 集成电路封装结构及其生产工艺
CN103346135A (zh) 一种基于框架采用键合线连接技术的封装件及其制作工艺
CN203277357U (zh) 一种半导体用的引线框架
CN204348707U (zh) 一种超薄的封装元件
CN204407321U (zh) 一种多圈超薄封装件
CN105870100A (zh) 一种超薄封装件及其制作工艺
CN203260570U (zh) 一种基于框架腐蚀凸点的无载体式新型封装件
CN203826370U (zh) 小功率器件引线框架
CN105895615A (zh) 一种超薄封装元件及其制作工艺
CN203733783U (zh) 一种引线框架
CN103094234A (zh) 一种扩展引脚的Fan-out Panel Level BGA封装件及其制作工艺
CN203260569U (zh) 一种扩展引脚的扇入扩散式面板型bga封装件
CN112349673A (zh) 一种基于键合线连接的超薄封装件及其制作工艺
CN212434579U (zh) 用于软焊料装片的压模装置
CN203589000U (zh) 一种基于无框架csp封装背面植球塑封封装件
CN103094128A (zh) 一种Fan-out Panel Level BGA封装件的制作工艺
CN204361085U (zh) 金属引线框高导热倒装片封装结构
CN105551971A (zh) 基于Flip-chip连接的集成电路封装结构及封装工艺
CN203481213U (zh) 一种基于框架采用键合线连接技术的封装件
CN203690287U (zh) 一种基于框架采用镀银技术的封装件
CN102013419A (zh) 一种微型射频模块封装用载带
CN103346140A (zh) 一种基于框架采用镀银技术的封装件及其制作工艺
CN203339152U (zh) 一种基于冲压框架的单芯片扁平封装件
CN204905244U (zh) 一种倒装晶片固晶的基板

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant