CN204243032U - 基于定制引线框架的csp型mems封装件 - Google Patents

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Abstract

本实用新型提供了一种基于定制引线框架的CSP型MEMS封装件，包括引线框架，该引线框架的内引脚上表面倒装有带凸点的MEMS芯片，MEMS芯片与内引脚背面焊盘相连；MEMS芯片上粘贴有第一VGA放大器芯片，第一VGA放大器芯片与内引脚上表面相连；底面引脚的底面上设有底面引脚金属层；引线框架上塑封有第一塑封体，所有器件均塑封于第一塑封体内，只有底面引脚金属层露出第一塑封体外。该封装件能消除干挠，保证MEMS芯片信号检测精度，减小封装件本身的附加及寄生电感、电容、电阻和环境的干挠对信号的影响，防止输出信号截止、失真或增益。

Description

基于定制引线框架的CSP型MEMS封装件
技术领域
本属于半导体制造技术领域，涉及一种基于定制引线框架的CSP型MEMS封装件。
背景技术
CSP（Chip Scale Package，以下同），即芯片级封装，这种封装是在TSOP和BGA的基础上发展起来的一种薄型、微型封装。CSP可以实现芯片面积与封装面积之比超过1︰1.14的封装，其封装面积约为普通BGA的1/3，仅仅相当于TSOP内存芯片封装面积的1/6。CSP不但体积小，同时也更薄，其基板到发热体的最有效散热路径往往只有0.2mm，大大提高了内存芯片长时间运行的可靠性，线路阻抗显著减小，芯片速度也随之得到大幅度提高。
在DIP、SOP等传统封装形式的MEMS封装件中，存在的主要问题是如何解决消除干扰，保证MEMS芯片对信号的检测精度和增益问题。虽然MEMS芯片具有较强的信号的检测功能，但是在实际使用中会受到封装件本身的附加电感、电容、电阻及环境的干挠信号影响，造成输出信号截止或失真。
发明内容
本实用新型的目的是提供一种基于定制引线框架的CSP型MEMS封装件，不受封装件本身附加电感、电容、电阻及环境的干挠信号影响，避免输出信号截止或失真。
为实现上述目的，本实用新型所采用的技术方案是：一种基于定制引线框架的CSP型MEMS封装件，包括引线框架，引线框架中的内引脚与底面引脚相连，内引脚上表面倒装有带凸点的MEMS芯片，MEMS芯片上的凸点通过第二键合线与内引脚的背面焊盘相连；MEMS芯片上面粘贴有第一VGA放大器芯片，第一VGA放大器芯片通过第一键合线与内引脚上表面相连；沿垂直于两排底面引脚连线的方向、底面引脚远离内引脚上表面一端的两侧平行设置有第一凹槽和第二凹槽，底面引脚的底面上设有底面引脚金属层；引线框架上塑封有第一塑封体，所有器件均塑封于第一塑封体内，只有底面引脚金属层露出第一塑封体外。
本实用新型MEMS封装件能消除干挠，保证对MEMS芯片信号的检测精度，减小封装件本身的附加及寄生电感、电容、电阻和环境的干挠对信号的影响，防止造成输出信号截止、失真或增益。本封装件除MEMS芯片外还加入了宽频带、低噪声、低畸变、高增益精度的压控VGA放大器（Variable Gain Amplifire,可变增益放大器，简称VGA放大器）芯片，该芯片由一个可变衰减器、增益控制界面和一个固定增益放大器三部分组成，可以自动调整频率，将MEMS器件检测到的信号衰减、放大，但不会失真，常应用于射频自动增益放大器、视频增益控制、A/D转换器量程扩展和信号检测系统。
附图说明
图1是本实用新型MEMS封装件第一种实施例的剖面示意图。
图2是本实用新型MEMS封装件第二种实施例的剖面示意图。
图3是本实用新型MEMS封装件第三种实施例的剖面示意图。
图4是本实用新型MEMS封装件第四种实施例的剖面示意图。
图5是本实用新型MEMS封装件第五种实施例的剖面示意图。
图中：1.MEMS芯片，2.第一粘片胶，3.内引脚下表面，4.第一凹槽，5.内引脚，6.内引脚上表面，7.第一键合线，8.第一VGA放大器芯片，9.第二粘片胶，10.第一塑封体，11.正面焊盘，12.底面引脚，13.第二凹槽，14.底面引脚金属层，15.背面焊盘，16.第二键合线，17. MEMS盖板，18.第二塑封体，19. MEMS盖板开孔，20.第一胶膜片，21.第二VGA放大器芯片，22.芯片凸点，23.第一UBM，24. MEMS隔墙，25.第二胶膜片，26.第二UBM，27.第三VGA放大器芯片。
具体实施方式
下面结合附图和具体实施方式对本实用新型进行详细说明。
本实用新型MEMS封装件所有实施例的结构中均采用相同的适用CSP封装的多排矩阵式无引脚CSP定制引线框架，该定制引线框架的外形尺寸为259.00mm×79.00mm，并根据封装件的尺寸最优化设计框架的排数（8～12排）和封装单元数（120～240），该定制引线框架中的内引脚向上翘起成鸥翼形，该内引脚的上引脚面和下引脚面均与水平面平行，上引脚面的正反面上均电镀有金属层，以供焊线；该定制引线框架中的下引脚底面两端都设有凹槽，以供塑封料嵌入，使塑封体与引线框架牢固结合，下引脚底面上电镀锡层或铜层或金层，作为信号、电源的引出（入）端。
如图1所示，本实用新型MEMS封装件第一种实施例，该实施例为不带盖板的MEMS封装件结构，包括定制引线框架，定制引线框架中的内引脚5与底面引脚12相连，内引脚上表面6通过第一粘片胶2粘接有MEMS芯片1，MEMS芯片1为带凸点芯片，MEMS芯片1倒装于内引脚上表面6上，MEMS芯片1上的凸点通过第二键合线16与内引脚的背面焊盘15相连接；MEMS芯片1上面通过第二粘片胶9粘贴有第一VGA放大器芯片8，第一VGA放大器芯片8上的焊盘通过第一键合线7与内引脚上表面6上的正面焊盘11相连接；沿垂直于两排底面引脚12连线的方向、底面引脚12远离内引脚上表面6一端的两侧平行设置有第一凹槽4和第二凹槽13，一排底面引脚12上的第一凹槽4朝向另一排底面引脚12，底面引脚12的底面上设有底面引脚金属层14；第一VGA放大器芯片8、第二粘片胶9、第二键合线16、正面焊盘11、内引脚上表面6、MEMS芯片1、第一粘片胶2、内引脚下表面3、第一键合线7、背面焊盘15、第一凹槽4、第二凹槽13、内引脚5、底面引脚12的上表面以及底面引脚金属层14构成了电路整体。MEMS芯片1、第一键合线7、第一VGA放大器芯片8、第二键合线16、内引脚5、正面焊盘11、背面焊盘15以及底面引脚金属层14构成电路的电源和信号通道。引线框架上塑封有第一塑封体10，底面引脚12、内引脚5、第一键合线7、第二键合线16、MEMS芯片1、第一VGA放大器芯片8、第一凹槽4和第二凹槽13均位于第一塑封体10内，只有底面引脚金属层14露出第一塑封体10外。
如图2所示，本实用新型MEMS封装件第二种实施例，该实施例是一种底部带盖板的MEMS芯片与VGA放大器芯片堆叠封装件结构，该结构与第一种实施例中MEMS封装件的结构基本相同，两者之间的区别在于：第二种实施例中两排底面引脚12之间设有MEMS盖板17，MEMS盖板17的一侧与一排底面引脚12上的第一凹槽4固接，MEMS盖板17上设有MEMS盖板开孔19；MEMS盖板17、内引脚5和MEMS芯片1围成的腔体内塑封有透明的第二塑封体18；
第一塑封体10、第二键合线15、第一VGA放大器芯片8、第二粘片胶9、内引脚上表面6、正面焊盘11、内引脚5、底面引脚12的上表面、第一凹槽4、第二塑封体18、MEMS芯片1、第一粘片胶2、第一键合线7、背面焊盘15，内引脚下表面3、第二凹槽13 、MEMS盖板17以及MEMS盖板开孔19构成了电路整体。MEMS芯片1、第一VGA放大器芯片8、第二键合线16、内引脚5、正面焊盘11、背面焊盘15以及底面引脚金属层14构成电路的电源和信号通道。
如图3所示，本实用新型MEMS封装件第三种实施例，包括定制引线框架，该定制引线框架中的内引脚5与底面引脚12相连接，内引脚上表面6通过第一胶膜片20粘贴有MEMS芯片1，MEMS芯片1上的焊盘通过第一键合线7与内引脚上表面6上的正面焊盘11相连接，内引脚上表面6设有MEMS隔墙24，两排内引脚5上MEMS隔墙24的顶端通过MEMS盖板17相连接，MEMS盖板17上设有MEMS盖板开孔19，MEMS隔墙24、MEMS盖板17、内引脚上表面6和MEMS芯片1围成一个腔体，第一键合线7和正面焊盘11均位于该腔体内，该腔体内塑封有透明的第二塑封体18；内引脚下表面3通过第一UBM 23与第二VGA放大器芯片21粘接，第一UBM 23与第二VGA放大器芯片21上的芯片凸点22相粘接，即第二VGA放大器芯片21上的芯片凸点22朝上；沿垂直于两排底面引脚12连线的方向、底面引脚12远离内引脚上表面6一端的两侧平行设置有第一凹槽4和第二凹槽13，一排底面引脚12上的第一凹槽4朝向另一排底面引脚12，底面引脚12的底面上设有底面引脚金属层14；定制引线框架上塑封有第一塑封体10，除腔体、MEMS盖板17和底面引脚金属层14外，其余所有的器件均塑封于第一塑封体10内。
第一塑封体10、MEMS盖板17、盖板开孔19、MEMS隔墙 24、引脚上表面6、第二VGA放大器芯片21、芯片凸点22、第一UBM 23、正面焊盘11、内引脚下表面3、内引脚5、第一凹槽4、第二凹槽13以及底面引脚12的上表面构成封装电路整体。MEMS芯片1、第一键合线7、正面焊盘11、第二VGA放大器芯片21、芯片凸点22、第一UBM 23、内引脚5以及底面引脚金属层14构成电路的电源和信号通道，输出端接触牢固，高频性能好。
如图4所示，本实用新型MEMS封装件第四种实施例，该实施例是一种底部带盖板、且内引脚两面分别粘贴MEMS芯片与VGA放大器芯片封装体，其结构与第二种实施例的结构基本相同，两者之间的区别是：第四种实施例中，MEMS芯片1通过第一胶膜片20粘贴于内引脚下表面3上，MEMS芯片1上的焊盘通过第二键合线16与内引脚下表面3上的背面焊盘15相连接；内引脚上表面6上通过第二胶膜片25粘贴有第一VGA放大器芯片8，第一VGA放大器芯片8上的焊盘通过第一键合线7与正面焊盘11相连接；定制引线框架采用多排矩阵式CSP镍钯金电镀框架。
第一塑封体10、第二键合线16、第一VGA放大器芯片8、第二胶膜片25、正面焊盘11、内引脚上表面6、内引脚5、第一胶膜片20、MEMS芯片1、背面焊盘15、第一键合线7、底面引脚12的上表面、第二塑封体18、第一凹槽4以及第二凹槽13构成了电路整体。MEMS芯片1、第一键合线7、第一VGA放大器芯片8、正面焊盘11、背面焊盘15、内引脚5以及底面金属层14构成了电路的电源和信号通道，输出端接触牢固。
如图5所示，本实用新型CSP封装件第五种实施例，该实施例是一种引脚两面倒装VGA放大器芯片、正面堆叠MEMS芯片的封装件，包括定制引线框架，该定制引线框架采用多排矩阵式CSP镍钯金电镀框架，其中的内引脚5向上翘起形成鸥翼型，内引脚上表面6上倒装有第三VGA放大器芯片27，即第三VGA放大器芯片27上的芯片凸点通过第二UBM 26与内引脚上表面6相粘接，第三VGA放大器芯片27上表面通过第二胶膜片25粘接有MEMS芯片1，MEMS芯片1上的焊盘通过第一键合线7与内引脚上表面6上的正面焊盘11相连接；内引脚下表面3上倒装有第二VGA放大器芯片21，即第二VGA放大器芯片21上的芯片凸点22通过第一UBM 23与内引脚下表面3相粘接；沿垂直于两排底面引脚12连线的方向、底面引脚12远离内引脚上表面6一端的两侧平行设置有第一凹槽4和第二凹槽13，一排底面引脚12上的第一凹槽4朝向另一排底面引脚12，底面引脚12的底面上设有底面引脚金属层14；MEMS芯片1、第一键合线7、第二VGA放大器芯片21、内引脚5、正面焊盘11、背面焊盘15以及底面引脚金属层14构成电路的电源和信号通道。引线框架上塑封有第一塑封体10，底面引脚12、内引脚5、第一键合线7、MEMS芯片1、第二VGA放大器芯片21、第三VGA放大器芯片27、第一凹槽4和第二凹槽13均位于第一塑封体10内，只有底面引脚金属层14露出第一塑封体10外。
第一塑封体10、第一键合线7、MEMS芯片1、第二胶膜片25、第二VGA放大器芯片21、芯片凸点22、内引脚上表面6、内引脚下表面3、内引脚5、第三VGA放大器芯片27、第一UBM23、第二UBM26、底面引脚上表面6、第一凹槽4、第二凹槽13以及底面引脚金属层14构成了电路整体。由MEMS芯片1、第一键合线7、第一VGA放大器芯片8、第一UBM23、芯片凸点22、第二VGA放大器芯片21、第二UBM 26、内引脚5以及底面引脚金属镀层14构成了电路的电源和信号通道，输出端接触牢固，高频性能好。
第二VGA放大器芯片21和第三VGA放大器芯片27为带凸点的芯片。
本实用新型基于定制引线框架的CSP型MEMS封装件的设计过程中，主要解决的问题包括如何消除干挠，保证对MEMS芯片信号的检测精度，减小封装件的体电感、体电容、体电阻及寄生电感、电容、电阻和环境的干挠对信号的影响，防止造成输出信号截止、失真或增益。本封装件除MEMS芯片外还加入了宽频带、低噪声、低畸变、高增益精度的压控VGA放大器（Variable Gain Amplifire,可变增益放大器，简称VGA放大器）芯片，该芯片由一个可变衰减器、增益控制界面和一个固定增益放大器三部分组成，可以自动调整频率，将MEMS器件检测到的信号衰减、放大，但不会失真，常应用于射频自动增益放大器、视频增益控制、A/D转换器量程扩展和信号检测系统。
由于本封装件中至少包含一个MEMS芯片和一个压控VGA芯片，压控VGA芯片内部由一个七级R-2R梯形网络构成的可变衰减器及一个固定增益放大器构成，每级的衰减量为6.02dB，可对输入信号提供0～-42.14dB的衰减，消除分布电容、电感、电阻和寄生电容、电感、电阻对频率和信号的影响。该结构的一个重要优点是优越的噪声特性，在1MHz宽带、最大不失真输出为1Vrms时，输出信噪比为86.6dB。并且，MEMS芯片和宽频带、低噪声、低畸变、高增益精度的压控VGA放大器芯片采用堆叠或下引脚面倒装，因此封装厚度小于1mm，比同芯片装的TO-263、SOP封装件的体积小得多。
本实用新型提供的上述MEMS封装件的制造方法，具体按以下步骤进行：
步骤1：根据芯片和客户需要，设计出不同结构和规格的多排矩阵式CSP引线框架图纸，制作多排（8～16排）矩阵式无载体翼鸥型内引脚的CSP定制引线框架，内引脚的正面和背面除电镀铜外，还要镀银或镀镍钯金焊盘、或者根据电镀倒装封装需要电镀UBM金属层，其翼鸥型内引脚的底部内引脚的正面和背面一般只电镀铜，另外有研磨要求时的引线框架还要电镀一层金，增加底部引脚接触的可靠性和耐磨性；
采用8吋～12吋的减薄机对晶圆进行减薄，带凸点的晶圆减薄至150～200μm，不带凸点的晶圆减薄至130～180μm；减薄过程中的粗磨速度6μm/s，精磨速度0.15μm/s，抛光速度0.05μm/s；同时采用防翘曲工艺：然后，采用A-WD-300TXB划片机对减薄的晶圆进行划片，划片过程中采用防碎片的双刀工艺划片，划片进刀速度≤10mm/s，切割分离形成需要的MEMS IC芯片和VGA放大器芯片；
步骤2：对于没有盖板和腔体的封装件（如图1所示的第一种实施例）：
在粘片胶粘片机上，先在引线框架上翘内引脚的正面端面点上第一粘片胶2，然后将MEMS芯片1反向放置在已点第一粘片胶2的多排矩阵式CSP引线框架上翘内引脚的正面，全部MEMS芯片1粘完后，进行分段烘烤，即在烘箱中，升温15分钟将温度升至100℃烘烤25分钟，再升温5分钟将温度升至150℃烘烤35分钟，降温10分钟将温度降至70℃取出；分段烘烤过程中采用防离层工艺；在球焊机上，将烘烤后的半成品多排矩阵式CSP引线框架反向进料，从多排矩阵式CSP引线框架翼鸥型的上翘内引脚的背面焊盘15向MEMS芯片1上的焊盘反打低弧度第二键合线16；在胶膜片粘片机上，将已打第二键合线16的半装成品多排矩阵式CSP引线框架进料，在MEMS芯片1背面划上第二粘片胶9，设备自动吸取的第一VGA放大器芯片8，准确放置在已划胶的MEMS芯片1的背面，粘接完全部第一VGA放大器芯片8后，采用同上的分段烘烤，分段烘烤过程中采用防离层工艺；在球焊机上，将已粘接第一VGA放大器芯片8的半成品多排矩阵式CSP引线框架正向进料，从第一VGA放大器芯片8上的焊盘向多排矩阵式CSP引线框架翼鸥型的上翘内引脚的正面焊盘11高低弧度打第一键合线线7；焊线以后，选用膨胀系数α1≤1、吸水率≤0.30%的环保塑封料塑封，冲线率控制在5%，无空洞和离层，在150℃温度下后固化5小时；若底部引脚在框架生产中未电镀镀镍钯金或纯金，则电镀钝锡，钝锡层厚度7.62～15.24μm，并在175℃下，烘烤1小时预防锡须生长；之后激光打标、切筋分离、测试、编带，制得基于定制引线框架的CSP型MEMS封装件；若底面引脚的底面上已电镀镍钯金或纯金，则不用电镀纯锡，直接激光打标、切筋分离、测试、编带，制得基于定制引线框架的CSP型MEMS封装件；
对于盖板在底部的封装件（图2所示的第二种实施例）：
在粘片胶粘片机上，先在引线框架上翘内引脚的正面端面点上第一粘片胶2，然后将MEMS芯片1反向放置在已点第一粘片胶2的多排矩阵式CSP引线框架上翘内引脚的正面，全部MEMS芯片1粘完后，进行分段烘烤，即在烘箱中，升温15分钟将温度升至100℃烘烤25分钟，再升温5分钟将温度升至150℃烘烤35分钟，降温10分钟将温度降至70℃取出；分段烘烤过程中采用防离层工艺；在球焊机上，将烘烤后的半成品多排矩阵式CSP引线框架反向进料，从多排矩阵式CSP引线框架翼鸥型的上翘内引脚的背面焊盘15向MEMS芯片1上的焊盘反打低弧度第二键合线16；在胶膜片粘片机上，将已打第二键合线16的半装成品多排矩阵式CSP引线框架进料，在MEMS芯片1背面划上第二粘片胶9，设备自动吸取的第一VGA放大器芯片8，准确放置在已划胶的MEMS芯片1的背面，粘接完全部第一VGA放大器芯片8后，采用分段烘烤的防离层工艺烘烤；在球焊机上，将已粘接第一VGA放大器芯片8的半成品多排矩阵式CSP引线框架正向进料，从第一VGA放大器芯片8上的焊盘向多排矩阵式CSP引线框架翼鸥型的上翘内引脚的正面焊盘11高低弧度打第一键合线线7；选用膨胀系数α1≤1、吸水率≤0.25%的环保型透明塑封料封装，使用全自动包封系统和下模腔透明塑封模具及MEMS芯片焊线后的CSP半成品引线框架，冲线率控制在5%、无空洞和离层，在150℃温度下后固化1小时；在粘片胶粘片机上，将已后固化的CSP半成品引线框架反向进料，先在第一凹槽4上点上快速固化胶，设备自动吸取MEMS盖板17，对准放置在已点胶的第一凹槽4上；然后用绝缘胶或绝缘胶膜片在MEMS芯片1的背面堆叠粘接宽频带、低噪声、低畸变、高增益精度的第一压控VGA放大器芯片8，在150℃～175℃温度下采用防离层工艺烘烤3小时，再进行第一VGA放大器芯片8与上翘引脚正面低弧度（弧高控制在120μm）焊线；焊线后，选用膨胀系数α1≤1、吸水率≤0.30%的环保型透明塑封料，使用全自动包封系统和上模腔塑封模具对第一VGA放大器芯片8焊线后的CSP半成品引线框架进行封装，冲线率控制在5%、无空洞和离层，在175℃温度下后固化4小时；若底面引脚的底面上已经电镀了镍钯金或纯金时，则不用电镀纯锡，直接激光打标、切筋分离、测试、编带，制得基于定制引线框架的CSP型MEMS封装件；若底面引脚的底面上没有电镀镍钯金或纯金，则在底面引脚的底面上电镀纯锡，然后激光打标、切筋分离、测试、编带，制得基于定制引线框架的CSP型MEMS封装件；
对于盖板在顶部有腔体的封装件（图3所示的第三种实施例）：
先在两排相对设置的内引脚5的内引脚上表面6上平行设置MEMS隔墙24，两个MEMS隔墙24和内引脚5构成一个腔体，即使用塑封系统和MEMS腔体模具，用快速固化液态环氧塑封料，通过DOE优化制作MEMS腔体工艺参数，模温180℃，合模压力90kgf/cm2，注塑压力35Kg f/cm2，注塑时间3s，固化时间120s；然后，将带膜片的MEMS芯片粘贴在腔体内，进行分段烘烤，即在烘箱中，升温15分钟将温度升至100℃烘烤25分钟，再升温5分钟将温度升至150℃烘烤35分钟，降温10分钟将温度降至70℃取出；分段烘烤过程中采用防离层工艺，从MEMS芯片上的焊盘向位于腔体内的内引脚上表面6焊线，然后在两个MEMS隔墙24顶端粘接MEMS盖板，在150℃温度下烘烤0.5小时；接着在倒装粘片机上，将已粘接盖板的半成品引线框架采用反向进料方式，将带凸点的VGA放大器芯片倒扣在上翘引脚的背面，并回流焊；选用膨胀系数α1≤1、吸水率≤0.30%的环保塑封料封装，冲线率控制在5%、无空洞和离层，在175℃温度下后固化4小时；若底面引脚的底面上已经电镀了镍钯金或纯金时，则不用电镀纯锡，直接激光打标、切筋分离、测试、编带，制得基于定制引线框架的CSP型MEMS封装件；若底面引脚的底面上没有电镀镍钯金或纯金，则在底面引脚的底面上电镀纯锡，然后激光打标、切筋分离、测试、编带，制得基于定制引线框架的CSP型MEMS封装件；
对于MEMS芯片在上翘引脚的背面的封装件（图4所示的第四种实施例），引线框架反向进料，采用胶膜片粘片机，将带胶膜片的MEMS芯片粘贴在上翘引脚的底面，进行分段烘烤，即在烘箱中，升温15分钟将温度升至100℃烘烤25分钟，再升温5分钟将温度升至150℃烘烤35分钟，降温10分钟将温度降至70℃取出；分段烘烤过程中采用防离层工艺，从MEMS芯片上焊盘向上翘引脚的背面焊盘15低弧度焊线，选用膨胀系数α1≤1、吸水率≤0.25%的环保型透明塑封料封装，冲线率控制在5%、无空洞和离层，在150℃温度下后固化0.5小时；将MEMS盖板与第一凹槽4粘接，然后，在胶膜片粘片机上，将已粘MEMS盖板的半成品引线框架正面进料，将另一个带胶膜片的VGA放大器芯片粘贴在上翘引脚的正面，然后进行分段烘烤，即在烘箱中，升温15分钟将温度升至100℃烘烤25分钟，再升温5分钟将温度升至150℃烘烤35分钟，降温10分钟将温度降至70℃取出；分段烘烤过程中采用防离层工艺，从另一个VGA放大器芯片上焊盘向上翘引脚的正面焊盘低弧度焊线，选用膨胀系数α1≤1、吸水率≤0.30%的环保塑封料封装，在175℃温度下后固化4小时；若底面引脚的底面上已经电镀了镍钯金或纯金时，则不用电镀纯锡，直接激光打标、切筋分离、测试、编带，制得基于定制引线框架的CSP型MEMS封装件；若底面引脚的底面上没有电镀镍钯金或纯金，则在底面引脚的底面上电镀纯锡，然后激光打标、切筋分离、测试、编带，制得基于定制引线框架的CSP型MEMS封装件；
对于图5所示的第五种实施例的封装件，在倒装粘片机上，引线框架反向进料，将第二VGA放大器芯片倒扣在上翘引脚的底面，即第二VGA放大器芯片21上的凸点与内引脚下表面3相连接，并进行第一次回流焊；接着，在倒装粘片机上，将已粘接第二VGA放大器芯片的半成品引线框架正面进料，将第三VGA放大器芯片倒扣在上翘引脚的正面，即第三VGA放大器芯片27上的凸点与内引脚上表面6相连接，并进行第二次回流焊；然后，在胶膜片粘片机上，将已粘接第三VGA放大器芯片的半成品引线框架正面进料，将带胶膜片的MEMS芯片1堆叠在第三VGA放大器芯片背面，进行分段烘烤，即在烘箱中，升温15分钟将温度升至100℃烘烤25分钟，再升温5分钟将温度升至150℃烘烤35分钟，降温10分钟将温度降至70℃取出；分段烘烤过程中采用防离层工艺，从MEMS芯片上焊盘向上翘引脚的正面的焊盘低弧度焊线；冲线率控制在5%、无空洞和离层，选用膨胀系数α1≤1、吸水率≤0.30%的环保塑封料封装，在175℃温度下后固化4小时；若底面引脚的底面上已经电镀了镍钯金或纯金时，则不用电镀纯锡，直接激光打标、切筋分离、测试、编带，制得基于定制引线框架的CSP型MEMS封装件；若底面引脚的底面上没有电镀镍钯金或纯金，则在底面引脚的底面上电镀纯锡，然后激光打标、切筋分离、测试、编带，制得基于定制引线框架的CSP型MEMS封装件。
本封装件中一般包含1个MEMS芯片和1个宽频带、低噪声、低畸变、高增益精度的压控VGA放大器芯片。其中，MEMS芯片采用绝缘胶反粘在上翘内引脚的正面，从MEMS芯片的焊盘向翼鸥型的上翘内引脚的背面反打低弧度线，VGA放大器芯片用绝缘胶或绝缘胶膜片粘接在MEMS芯片的背面，并从VGA放大器芯片上焊盘向翼鸥型的上翘内引脚的正面地盘高低弧焊线。
虽然结合优选实例已经示出并描述了本实用新型，本领域技术人员可以理解，在不违背所附权利要求限定的本实用新型的精神和范围的前提下，可以进行修改和变换。

Claims (5)

1.一种基于定制引线框架的CSP型MEMS封装件，其特征在于，包括引线框架，引线框架中的内引脚（5）与底面引脚（12）相连，内引脚上表面（6）倒装有带凸点的MEMS芯片（1），MEMS芯片（1）上的凸点通过第二键合线（16）与内引脚的背面焊盘（15）相连；MEMS芯片（1）上面粘贴有第一VGA放大器芯片（8），第一VGA放大器芯片（8）通过第一键合线（7）与内引脚上表面（6）相连；沿垂直于两排底面引脚（12）连线的方向、底面引脚（12）远离内引脚上表面（6）一端的两侧平行设置有第一凹槽（4）和第二凹槽（13），底面引脚（12）的底面上设有底面引脚金属层（14）；引线框架上塑封有第一塑封体（10），所有器件均塑封于第一塑封体（10）内，只有底面引脚金属层（14）露出第一塑封体（10）外。
2.根据权利要求1所述的基于定制引线框架的CSP型MEMS封装件，其特征在于，所述的两排底面引脚（12）之间设有MEMS盖板（17），MEMS盖板（17）的一侧与一排底面引脚（12）上的第一凹槽（4）固接，MEMS盖板（17）上设有MEMS盖板开孔（19）；MEMS盖板（17）、内引脚（5）和MEMS芯片（1）围成的腔体内塑封有第二塑封体（18）。
3.一种基于定制引线框架的CSP型MEMS封装件，其特征在于，包括引线框架，该引线框架中的内引脚（5）与底面引脚（12）相连，内引脚上表面（6）粘贴有MEMS芯片（1），MEMS芯片（1）通过第一键合线（7）与内引脚上表面（6）相连，内引脚上表面（6）设有MEMS隔墙（24），两排MEMS隔墙（24）顶端通过MEMS盖板（17）相连接，MEMS盖板（17）上设有MEMS盖板开孔（19），MEMS隔墙（24）、MEMS盖板（17）、内引脚上表面（6）和MEMS芯片（1）围成一个腔体，该腔体内塑封有第二塑封体（18），第一键合线（7）位于第二塑封体（18）内；内引脚下表面（3）通过第一UBM（23）与第二VGA放大器芯片（21）粘接，第一UBM（23）与第二VGA放大器芯片（21）上的芯片凸点（22）相粘接；沿垂直于两排底面引脚（12）连线的方向、底面引脚（12）远离内引脚上表面（6）一端的两侧平行设置有第一凹槽（4）和第二凹槽（13），底面引脚（12）的底面上设有底面引脚金属层（14）；引线框架上塑封有第一塑封体（10），除腔体、MEMS盖板17）和底面引脚金属层（14）外，其余所有的器件均塑封于第一塑封体（10）内。
4.一种基于定制引线框架的CSP型MEMS封装件，其特征在于，包括引线框架，该引线框架中的内引脚（5）与底面引脚（12）相连，MEMS芯片（1）粘贴于内引脚下表面（3）上，MEMS芯片（1）通过第二键合线（16）与内引脚下表面（3）相连；内引脚上表面（6）上粘贴有第一VGA放大器芯片（8），第一VGA放大器芯片（8）通过第一键合线（7）与内引脚上表面（6）相连；沿垂直于两排底面引脚（12）连线的方向、底面引脚（12）远离内引脚上表面（6）一端的两侧平行设置有第一凹槽（4）和第二凹槽（13），底面引脚（12）的底面上设有底面引脚金属层（14）；引线框架上塑封有第一塑封体（10），除腔体、MEMS盖板17）和底面引脚金属层（14）外，其余所有的器件均塑封于第一塑封体（10）内；两排底面引脚（12）之间设有MEMS盖板（17），MEMS盖板（17）的一侧与一排底面引脚（12）上的第一凹槽（4）固接，MEMS盖板（17）上设有MEMS盖板开孔（19）；MEMS盖板（17）、内引脚（5）和MEMS芯片（1）围成的腔体内塑封有第二塑封体（18）。
5.一种基于定制引线框架的CSP型MEMS封装件，其特征在于，包括引线框架，该引线框架采用多排矩阵式CSP镍钯金电镀框架，其中的内引脚（5）向上翘起形成鸥翼型，内引脚上表面（6）上倒装有第三VGA放大器芯片（27），第三VGA放大器芯片（27）上表面粘接有MEMS芯片（1），MEMS芯片（1）通过第一键合线（7）与内引脚上表面（6）相连；内引脚下表面（3）上倒装有第二VGA放大器芯片（21）；沿垂直于两排底面引脚（12）连线的方向、底面引脚（12）远离内引脚上表面（6）一端的两侧平行设置有第一凹槽（4）和第二凹槽（13），底面引脚（12）的底面上设有底面引脚金属层（14）；引线框架上塑封有第一塑封体（10），底面引脚金属层（14）露出第一塑封体（10），其余所有器件均位于第一塑封体（10）内。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465595A (zh) * 2014-12-02 2015-03-25 天水华天科技股份有限公司 基于定制引线框架的csp型mems封装件及生产方法
WO2016086769A1 (zh) * 2014-12-02 2016-06-09 天水华天科技股份有限公司 基于定制引线框架的csp型mems封装件及生产方法
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