CN203674193U - 封装结构 - Google Patents
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Abstract
一种封装结构，包括：芯片层，所述芯片层的第一表面具有保护层，所述保护层表面具有焊垫层，所述保护层和焊垫层表面具有基底，所述芯片层的第二表面具有若干暴露出保护层的沟槽，所述芯片层的第二表面与第一表面相对，所述沟槽的位置与焊垫层相对应；位于所述芯片层的第二表面、以及沟槽的侧壁和底部表面的第一绝缘层；位于所述沟槽底部的通孔，所述通孔贯穿所述保护层和焊垫层，所述通孔的侧壁相对于焊垫层表面垂直，且位于所述通孔周围的部分第一绝缘层暴露出部分沟槽底部；位于所述第一绝缘层表面、沟槽的底部表面以及通孔的侧壁和底部表面的导电层。所述封装结构电性能和稳定性提高。
Description
技术领域
本实用新型涉及半导体制造技术领域，尤其涉及一种封装结构。
背景技术
晶圆级芯片尺寸封装（Wafer Level Chip Size Packaging，WLCSP）技术是对晶圆进行封装测试后再切割得到单个成品芯片的技术，封装后的芯片尺寸与裸片完全一致。晶圆级芯片尺寸封装技术彻底颠覆了传统封装，例如陶瓷无引线芯片载具（Ceramic Leadless Chip Carrier）和有机无引线芯片载具（Organic Leadless Chip Carrier）等，顺应了市场对微电子产品日益轻、小、短、薄化和低价化的要求。经晶圆级芯片尺寸封装技术封装后的芯片尺寸能够达到高度微型化，芯片成本随着芯片尺寸的减小和晶圆尺寸的增加而显著降低。晶圆级芯片尺寸封装技术是可以将IC设计、晶圆制造、封装测试、基底制造整合为一体的技术，是当前封装领域的热点和未来的发展趋势。
请参考图1，图1是现有技术的一种采用晶圆级芯片尺寸封装技术进行封装的结构。形成所述封装结构的方法包括：将半导体晶圆10具有器件的表面与同样尺寸的第一基板20进行粘结；对半导体晶圆10相对于第一基板20的背面10a进行减薄，并以光刻和刻蚀工艺对所述半导体晶圆10的背面10a进行选择性刻蚀，已形成多个第一沟槽作为切割道，所述第一沟槽暴露出芯片焊垫11；采用绝缘材料填充所述第一沟槽，并在所述半导体晶圆10背面10a压合第二基板30；在第二基板30表面形成电热绝缘焊料层40；采用机械切割工艺板切割所述第一沟槽所在位置，在电热绝缘焊料层40和第二基板30内形成第二沟槽，所述第二沟槽的侧壁暴露出芯片焊垫11；采用溅射工艺沉积金属膜，并通过光刻对所述金属膜图形化，形成外引线12以及位于半导体晶圆10背面10a的球下金属层13，所述外引线12将芯片焊垫11与球下金属层13电连接；在半导体晶圆10背面10a形成绝缘保护层14，并在保护层14内形成定义出焊球位置的开口，通过丝网印刷技术形成焊球锡膏，并回流焊料形成焊球15，所述焊球形成于球下金属层13表面。完成上述工艺之后，将所述半导体晶圆10沿背面10a的第二沟槽切割分离，以形成带有球栅阵列的晶圆级封装（CSP）芯片。
然而，现有技术的封装结构的稳定性可靠性较低，存在可靠性失效的风险。
实用新型内容
本实用新型解决的问题是提供一种封装结构，提高封装结构的电性能和稳定性。
为解决上述问题，本实用新型提供一种封装结构，包括：
芯片层，所述芯片层的第一表面具有保护层，所述保护层表面具有焊垫层，所述保护层和焊垫层表面具有基底，所述芯片层的第二表面具有若干暴露出保护层的沟槽，所述芯片层的第二表面与第一表面相对，所述沟槽的位置与焊垫层相对应；
位于所述芯片层的第二表面、以及沟槽的侧壁和底部表面的第一绝缘层；
位于所述沟槽底部的通孔，所述通孔贯穿所述保护层和焊垫层，所述通孔的侧壁相对于焊垫层表面垂直，且位于所述通孔周围的部分第一绝缘层暴露出部分沟槽底部；
位于所述第一绝缘层表面、沟槽的底部表面以及通孔的侧壁和底部表面的导电层。
可选的，位于所述通孔周围的部分第一绝缘层暴露出沟槽底部的部分保护层。
可选的，位于所述通孔周围的部分第一绝缘层和保护层暴露出沟槽底部的部分焊垫层。
可选的，所述第一绝缘层暴露出沟槽底部的部分保护层表面。
可选的，所述沟槽的侧壁相对于基底表面倾斜，且所述沟槽底部的尺寸小于沟槽顶部的尺寸。
可选的，还包括：所述导电层构成电路；所述导电层表面具有第二绝缘层；位于芯片层第二表面的第二绝缘层内具有开口，所述开口暴露出部分导电层表面；所述开口内的导电层表面具有焊球。
与现有技术相比，本实用新型的技术方案具有以下优点：
在所述封装结构中，芯片层内具有暴露出焊垫层表面保护层的沟槽，所述沟槽底部具有贯穿所述第一绝缘层、保护层和焊垫层的通孔，位于所述通孔周围的部分第一绝缘层暴露出部分沟槽底部，所述沟槽底部自沟槽侧壁至通孔侧壁呈阶梯状结构下降，使得沟槽底部到通孔侧壁的衔接趋势减缓，因此导电层在通孔的侧壁和底部表面附着能力好、厚度均匀。因此，所述导电层的机械强度提高、稳定性提高。
进一步，通孔周围的部分第一绝缘层能够暴露出沟槽底部的通孔周围的部分保护层，提高了后续所述导电层的机械强度和稳定性。
进一步，通孔周围的部分保护层暴露出沟槽底部的部分焊垫层，以此增加导电层和焊垫层之间的接触面积，从而增强导电层与焊垫层之间的电连接性能，能够提高导电层的机械强度和稳定性。
进一步，通孔周围的保护层和第一绝缘层并暴露出沟槽底部的通孔周围的部分焊垫层，能够增强所述导电层与焊垫层之间的电接触面积。而且，所述第一绝缘层暴露出部分保护层表面，而所述保护层暴露出部分焊垫层表面，使得沟槽底部的第一绝缘层、保护层和焊垫层到通孔的过渡更为平缓，使得所述导电层更易于进入通孔内部，则所述导电层的机械强度和稳定性进一步提高。
附图说明
图1是现有技术的一种采用晶圆级芯片尺寸封装技术进行封装的剖面结构示意图；
图2是一种封装结构实施例的剖面结构示意图；
图3至图8是本实用新型第一实施例的封装结构的形成过程的剖面结构示意图；
图9是本实用新型第二实施例的封装结构在形成过程中的剖面结构示意图；
图10是本实用新型第三实施例的封装结构的形成过程中的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术的封装结构的稳定性可靠性较低，存在可靠性失效的风险。
经过研究发现，请继续参考图1，所述第二沟槽的侧壁暴露出芯片焊垫11的侧壁，所述外引线12形成于所述第二沟槽的侧壁表面，并与所述芯片焊垫11的侧壁电连接，所述外引线12与芯片焊垫11的连接处呈“T”形。然而，由于所述“T”形的连接处物理强度较弱，在进行芯片封装的过程中，所述“T”形的连接处容易受到应力作用而发生碎裂，造成外引线12与芯片焊垫11之间的电连接性能不稳定，封装结构的可靠性较差。
为了提高封装结构的稳定性和可靠性，提出了一种封装结构，请参考图2，所述封装结构的形成方法包括：提供半封装结构，所述半封装结构包括压合的晶圆100以及基板101，所述晶圆100相对于基板101的背面100a形成有暴露部分芯片焊垫102的沟槽103；在所述晶圆100的背面100a形成第一绝缘层104；在所述沟槽103的底部形成穿透第一绝缘层104及芯片焊垫102的通孔105，所述通孔105位于切割线上，且同时穿透相邻半导体芯片的芯片焊垫102；在所述晶圆100的背面100a制作外引线106、球下金属层107以及焊球108，所述外引线106的一端形成于通孔105内，另一端通过球下金属层107与焊球108电连通。
其中，所述通孔105仅需穿透所述芯片焊垫层103，所述外引线106的一端形成于通孔105的侧壁和底部表面，能够增强外引线106与芯片焊垫层103之间的连接能力。
然而，请继续参考图2，由于所形成的通孔105侧壁相对于沟槽103的底部表面垂直，因此容易使外引线106在沟槽103底部到通孔105侧壁的转角处分布不均匀，导致外引线106的电连接性能不稳定，甚至容易受到过大应力而发生断裂。而且，形成于通孔105内的外引线仅能够与通孔105侧壁暴露出的芯片焊垫102相接触，使得外引线106与芯片焊垫102之间的接触面积小，更易导致外引线105与芯片焊垫102之间电连接性能不稳定，甚至断开。
为了解决上述问题，本实用新型提出一种封装结构的形成方法，包括：提供芯片层，所述芯片层的第一表面具有保护层，所述保护层表面具有焊垫层，所述保护层和焊垫层表面具有基底，所述芯片层的第二表面具有若干暴露出保护层的沟槽，所述芯片层的第二表面与第一表面相对，所述沟槽的位置与焊垫层相对应；在所述芯片层的第二表面、以及沟槽的侧壁和底部表面形成第一绝缘层，位于所述沟槽底部的部分第一绝缘层的厚度、比位于芯片表面或沟槽侧壁表面的部分第一绝缘层的厚度薄；在所述沟槽底部形成贯穿所述第一绝缘层、保护层和焊垫层的通孔，所述通孔的侧壁相对于焊垫层表面垂直；去除所述通孔周围的部分第一绝缘层，并暴露出部分沟槽底部，使所述第一绝缘层的厚度越靠近通孔越薄，且位于沟槽底部的第一绝缘层表面相对于焊垫层的表面倾斜；在去除所述通孔周围的部分第一绝缘层之后，在所述第一绝缘层表面、沟槽的底部表面以及通孔的侧壁和底部表面形成导电层。
其中，芯片层内具有暴露出焊垫层表面的保护层的沟槽，而形成于所述沟槽底部的部分第一绝缘层的厚度、比位于芯片表面或沟槽侧壁表面的部分第一绝缘层的厚度薄，于是在沟槽底部形成贯穿所述第一绝缘层、保护层和焊垫层的通孔之后，能够去除沟槽底部的部分第一绝缘层，同时形成于芯片层第二表面和沟槽侧壁表面的部分第一绝缘层能够被保留，以便在后续工艺中保护所述芯片层表面。在去除所述通孔周围的部分第一绝缘层之后，所述沟槽底部自沟槽侧壁至通孔侧壁呈阶梯状结构下降，使得沟槽底部到通孔侧壁的衔接趋势减缓，因此，后续形成导电层的材料易于进入通孔内部，从而使导电层在通孔的侧壁和底部表面附着能力好，而且使形成于通孔内、沟槽的侧壁和底部表面的导电层的厚度均匀。因此，所形成的导电层的机械强度提高、稳定性提高。
为使本实用新型的上述目的、特征和优点能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细的说明。
第一实施例
图3至图8是本实用新型第一实施例的封装结构的形成过程的剖面结构示意图。
请参考图3，提供芯片层201，所述芯片层201的第一表面I具有保护层203，所述保护层203表面具有焊垫层202，所述保护层203和焊垫层202表面具有基底200，所述芯片层201的第二表面II具有若干暴露出保护层203的沟槽204，所述芯片层201的第二表面II与第一表面I相对，所述沟槽204的位置与焊垫层202相对应。
所述芯片层201为形成有半导体器件的衬底，所述衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓衬底或砷化镓衬底等），所述半导体器件包括CMOS器件、无源器件，存储器件、图形传感器件等。
所述芯片层201的第一表面I形成有保护层203，所述保护层203的材料为绝缘材料，本实施例中为氧化硅。所述保护层203内形成有焊垫层202，所述焊垫层202能够与芯片层201内的半导体器件之间实现电性连接，而所述焊垫层202与所述芯片层201之间无需电性连接的部分通过保护层203进行隔离。
所述芯片层201具有若干呈阵列排布的器件区，相邻器件区之间为切割区，所述芯片层201的器件区形成有所述半导体器件；而所述焊垫层202形成于所述芯片层201的切割区表面，且所述焊垫层向芯片层201的器件区延伸，以实现焊垫层202与半导体器件之间实现电性连接。
所述基底200用于承载芯片层201，以便对所述芯片层201进行封装。所述基底200包括裸硅片、玻璃基底、树脂基底或陶瓷基底，所述基底200的尺寸可以与芯片层201相同。在本实施例中，所述芯片层201的第一表面I形成有感光器件，则所述基底200为玻璃基底，以便使感光器件207能够接收到光线。所述基底200表面具有粘结层，所述粘结层的材料包括树脂材料等具有粘性的材料，所述芯片201与基底200通过所述粘结层压合为一体。
在将所述芯片层201和基底200压合固定之后，在所述芯片层201的第二表面II进行刻蚀，以在所述芯片层201的第二表面II形成暴露出保护层203的沟槽204，所述沟槽204的位置与所述焊垫层202的位置相应，即所述沟槽204的底部的保护层203位于焊垫层202表面；而且所述沟槽204位于芯片层201的切割区，因此所述沟槽204用于分割芯片层201的相邻器件区以构成独立芯片。本实施例中，所述沟槽204的侧壁相对于基底200表面倾斜，且所述沟槽204底部的尺寸小于沟槽204顶部的尺寸。后续形成于所述沟槽204侧壁表面和芯片层201第二表面II的导电层能够实现焊垫层202与后续形成于芯片层201第二表面的焊球之间的电连接。
在本实施例中，芯片层201的第一表面I形成有感光器件207，为了使所述感光器件207在封装过程中免受外界影响，需要在所述芯片层201和基底200之间形成空腔206，并将所述感光器件207设置于所述空腔206内，以实现对所述感光器件207的保护。
具体的，在所述基底200表面形成若干分立的覆盖层205，且所述覆盖层205的位置与焊垫层202相对应，能够使若干焊垫层202分别位于若干覆盖层205表面；而相邻覆盖层205之间构成空腔206，且所述空腔206的位置与芯片层201的感光器件207的位置相对应，通过将芯片层201与基底200进行压合，能够将所述感光器件207设置于所述空腔206内。
在一实施例中，所述覆盖层205的材料为感光树脂，由于感光树脂具有粘性，能够用于固定基底200和芯片层201。通过对所述感光树脂进行曝光显影即能够实现图形化，以形成若干分立的覆盖层205。
在另一实施例中，所述覆盖层205为基底200的一部分，通过对基底200进行光刻和刻蚀工艺形成。
请参考图4，在所述芯片层201的第二表面II、以及沟槽204的侧壁和底部表面形成第一绝缘层208，位于所述沟槽204底部的部分第一绝缘层208的厚度、比位于芯片层201第二表面II的部分第一绝缘层208的厚度薄。
所述第一绝缘层208的材料为无机薄膜材料或有机高分子材料；所述无机薄膜材料为氧化硅、氮化硅、氮氧化硅和金属氧化物中的一种或多种组合；所述有机高分子材料为聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、碳氟化合物或丙烯酸酯。
所述第一绝缘层208的形成工艺为涂布工艺或沉积工艺。本实施例中，所述涂布工艺为喷涂工艺、旋涂工艺、印刷工艺。所述沉积工艺为物理气相沉积工艺、化学气相沉积工艺。
在形成第一绝缘层208之后，所述第一绝缘层208位于芯片层201的第二表面II的部分与位于沟槽204底部的部分厚度比大于或等于2:1。后续用于去除通孔周围的部分第一绝缘层208的刻蚀工艺方向性较差，即对于不同方向均具有刻蚀速率，由于沟槽204底部的第一绝缘层208厚度较芯片层201第二表面II的第一绝缘层208厚度薄，因此，能够使位于沟槽204底部的第一绝缘层208首先被去除，同时能够保留芯片层201的第二表面II和沟槽204的侧壁表面的第一绝缘层208，使剩余的第一绝缘层208能够在后续工艺中对芯片层201表面进行保护。
在本实施例中，采用喷涂工艺形成所述第一绝缘层208，由于所述涂布工艺能够使形成第一绝缘层208的材料优先覆盖于芯片层201的第二表面II、以及倾斜的沟槽204侧壁表面，因此能够使沟槽204底部的第一绝缘层208厚度较薄。本实施例中，位于芯片层201的第二表面II的部分第一绝缘层208的厚度为20微米，位于沟槽204底部的部分第一绝缘层208的厚度为10微米，即厚度比为2:1。
在其他实施例中，位于芯片层201的第二表面II的部分第一绝缘层208的厚度与位于沟槽204底部的部分第一绝缘层208的厚度比大于2:1。
请参考图5，在所述沟槽204底部形成贯穿所述第一绝缘层208、保护层203和焊垫层202的通孔209，所述通孔209的侧壁相对于焊垫层202表面垂直。
所述通孔209贯穿所述第一绝缘层208、保护层203和焊垫层202，从而使所述通孔209的侧壁暴露焊垫层202，后续在所述通孔内形成导电层之后，能够使所述导电层用于电连接焊垫层202与后续形成的焊球。在本实施例中，所述通孔209采用激光打孔工艺形成，而且所述激光打工艺还去除部分所述覆盖层205，以保证所形成的通孔209能够完全贯穿焊垫层202；所述激光打孔工艺操作简单，且对于通孔209的位置及尺寸能够精确控制，打孔速度快，有利于提高工艺效率。在其他实施例中，还能够采用光刻工艺、以及各向异性的干法刻蚀工艺形成所述通孔209。
由于所形成的通孔209的侧壁相对于芯片层201表面垂直，当后续需要在沟槽204和通孔209内形成导电层时，用于形成导电层的材料不易于进入所述通孔209内并附着于所述通孔209的侧壁表面，继而容易造成后续形成于通孔209侧壁表面的导电层厚度不均匀，甚至发生断裂，致使所形成的导电层机械强度差、稳定性较差。因此，为了改善形成于通孔内的导电层质量，后续需要去除部分通孔209周围的第一绝缘层，以增大沟槽204底部表面与通孔209侧壁之间的夹角，使导电层的材料易于进入通孔209内并附着于通孔209侧壁表面。
请参考图6，采用等离子干法去胶工艺去除所述通孔209周围的部分第一绝缘层208（如图5所示），形成第一绝缘层208a并暴露出沟槽204底部的部分保护层203。
在本实施例中，所述去除通孔209周围的部分第一绝缘层208的工艺为等离子干法去胶工艺，所述等离子干法去胶工艺的气体包括氧气。
所述等离子干法去胶工艺的方向性较弱，能够自垂直于至平行于芯片层201表面的各个方向均具有刻蚀速率，因此，所述去胶工艺能够自所述沟槽204底部表面、以及所述通孔209的侧壁表面对所述第一绝缘层208进行刻蚀，使得位于所述通孔209周围的第一绝缘层208能够受到多个方向的刻蚀，从而使通孔209周围的第一绝缘层208首先被去除。而且，所述等离子干法去胶工艺具有选择性，对于第一绝缘层208的刻蚀速率较快，而对保护层203的刻蚀速率较慢，使得在所述等离子干法去胶工艺的过程中，保护层203能够被保留。因此能够在去除部分第一绝缘层208之后，并暴露出通孔209周围的保护层203表面。
由于通孔209周围的第一绝缘层208被去除至暴露出保护层203表面，而在所述沟槽204底部，远离所述通孔209的部分第一绝缘层208尚被保留，因此，在所述沟槽204底部，自沟槽204侧壁至通孔209侧壁呈阶梯状结构下降，使得沟槽204底部到通孔209侧壁的衔接趋势减缓；在后续形成导电层的过程中，有利于使导电层的材料进入通孔209内，并充分覆盖于所述通孔209的侧壁表面，从而增强了所形成的导电层的机械强度和稳定性，进而改善了焊垫层202与后续形成的焊球之间的电连接性能。
需要说明的是，由于位于芯片层201第二表面II的第一绝缘层208的厚度比位于沟槽204底部的第一绝缘层208厚度更厚，因此，在经过所述去胶工艺之后，芯片层201第二表面II和沟槽204侧壁表面的第一绝缘层208a仍能够被保留，以在后续工艺中保护所述芯片层201。
请参考图7，在所述等离子干法去胶工艺之后，在所述第一绝缘层208a表面、沟槽204的底部表面以及通孔209的侧壁和底部表面形成导电层210；通过光刻和刻蚀工艺去除部分导电层210，使所述导电层210实现图形化，以形成电路。
所述导电层210的材料为铝、钛、铜、钛铜合金或钛铝合金。所述导电层210的形成采用了沉积工艺、电镀工艺；其中，所述沉积工艺为物理气相沉积工艺或化学气相沉积工艺。所形成的导电层210通过第一绝缘层208a与沟槽204的侧壁、和芯片层201的第二表面II电隔离。
在所述沉积工艺或电镀工艺之后，采用光刻工艺在所述导电层210表面形成光刻胶层，所述光刻胶层定义了电路的图形；以所述光刻胶层为掩膜，刻蚀所述导电层210，使所述导电层210形成电路。在所述导电层210形成电路之后，去除所述光刻胶层。
本实施例中，所述刻蚀工艺为等离子干法刻蚀工艺，刻蚀后的导电层210用于电连接焊垫层202和所述焊球，作为芯片层201内的半导体器件向外部的引线。
在本实施例中，由于去除了通孔209周围的部分第一绝缘层208，并暴露出通孔周围的部分保护层203，使得在沟槽204的底部，自沟槽204侧壁至通孔209侧壁呈阶梯状结构下降，则所述沟槽204底部至通孔209侧壁的过渡平缓，所述导电层210的材料易于进入通孔209内，并充分覆盖于所述通孔209的侧壁和底部表面，从而使位于通孔209的侧壁和底部表面的导电层210厚度均匀，则所述导电层210的机械强度改善、与焊垫层202之间的电连接性能稳定。
请参考图8，在所述导电层210形成电路后，在所述导电层210表面形成第二绝缘层211；在位于芯片层201第二表面II的第二绝缘层211内形成开口（未示出），所述开口暴露出部分导电层210表面；在所述开口内的导电层210表面形成焊球212。
所述第二绝缘层211作为防焊层，用于保护所述导电层210，并使导电层210与外部电路电隔离。所述第二绝缘层211的材料为环氧树脂。所述第二绝缘层211的形成工艺为喷涂工艺或旋涂工艺。
在所述喷涂工艺或旋涂工艺之后，通过光刻工艺在所述第二绝缘层211内形成开口，所述开口暴露出芯片层201第二表面II的导电层210，使所述焊球212形成于所述芯片层201的第二表面II，且所述焊球212能够通过所述导电层与形成于芯片层201第一表面的焊盘电连接。
本实施例中，所述焊球212的形成工艺为采用丝网印刷工艺，采用丝网印刷工艺在所述第二绝缘层211的开口内印刷焊料，从而在开口内的导电层211表面形成焊球212；其中，所述焊料可以为锡膏。在所述丝网印刷工艺之后，对所述焊球212进行回流，以形成焊接凸点。在形成焊球212之后，对所述芯片封装体进行切割。
在本实施例的形成方法中，芯片层内具有暴露出焊垫层表面的保护层的沟槽，而形成于所述沟槽底部的部分第一绝缘层的厚度、比位于芯片表面或沟槽侧壁表面的部分第一绝缘层的厚度薄，于是在沟槽底部形成贯穿所述第一绝缘层、保护层和焊垫层的通孔之后，能够去除沟槽底部的部分第一绝缘层，同时形成于芯片层第二表面和沟槽侧壁表面的部分第一绝缘层能够被保留，以便在后续工艺中保护所述芯片层表面。在去除所述通孔周围的部分第一绝缘层之后，在所述沟槽底部，自沟槽侧壁至通孔侧壁呈阶梯状结构下降，使得沟槽底部到通孔侧壁的衔接趋势减缓，因此，后续形成导电层的材料易于进入通孔内部，从而使导电层在通孔的侧壁和底部表面附着能力好，而且使形成于通孔内、沟槽的侧壁和底部表面的导电层的厚度均匀。因此，所形成的导电层的机械强度提高、稳定性提高。
相应的，本实用新型的第一实施例还提供一种封装结构，请继续参考图8，包括：芯片层201，所述芯片层201的第一表面I具有保护层203，所述保护层203表面具有焊垫层202，所述保护层203和焊垫层202表面具有基底200，所述芯片层201的第二表面II具有若干暴露出保护层203的沟槽204，所述芯片层201的第二表面II与第一表面I相对，所述沟槽204的位置与焊垫层202相对应；位于所述芯片层201的第二表面II、以及沟槽204的侧壁和底部表面的第一绝缘层208a，所述芯片层201的第二表面II与第一表面I相对；位于所述沟槽204底部的通孔209，所述通孔209贯穿所述保护层203和焊垫层202，所述通孔209的侧壁相对于焊垫层202表面垂直，且位于所述通孔209周围的部分第一绝缘层208a暴露出部分沟槽204底部；位于所述第一绝缘层208a表面、沟槽204的底部表面以及通孔209的侧壁和底部表面的导电层210。
本实施例中，位于所述通孔209周围的部分保护层203被暴露，而远离所述通孔209的保护层203表面具有第一绝缘层208覆盖。由于在所述沟槽204底部，自沟槽204侧壁至通孔209侧壁呈阶梯状结构下降，所述沟槽204底部至通孔209侧壁的表面过渡平缓，使所述导电层210厚度均匀、并能够充分覆盖于所述通孔209的侧壁表面，则所述导电层210的机械强度改善、与焊垫层202之间的电连接性能稳定，进而改善了焊垫层202与后续形成的焊球之间的电连接性能。
其次，所述导电层210为图形化的导电层，用于电连接焊垫层和所述焊球212，作为芯片层201内的半导体器件向外部的引线。
此外，所述导电层210表面具有第二绝缘层211；所述芯片层201第二表面II的第二绝缘层211内具有开口（未示出），所述开口暴露出部分导电层210表面；位于所述开口内的导电层210表面的焊球212。
本实施例的封装结构中，芯片层内具有暴露出焊垫层表面保护层的沟槽，所述沟槽底部具有贯穿所述第一绝缘层、保护层和焊垫层的通孔，位于所述通孔周围的部分第一绝缘层暴露出部分沟槽底部，所述沟槽底部自沟槽侧壁至通孔侧壁呈阶梯状结构下降，使得沟槽底部到通孔侧壁的衔接趋势减缓，因此导电层在通孔的侧壁和底部表面附着能力好、厚度均匀。因此，所述导电层的机械强度提高、稳定性提高。
第二实施例
图9是本实用新型第二实施例的封装结构在形成过程中的剖面结构示意图。
在第一实施例图5的基础上，请继续参考图9，采用等离子体刻蚀工艺去除所述通孔209周围的部分第一绝缘层208（如图5所示）和保护层203（如图5所示），形成第一绝缘层208b和保护层203b，并暴露出沟槽204底部的部分焊垫层202，使所述第一绝缘层208b和保护层203b的厚度越靠近通孔209越薄，且位于沟槽204底部的保护层203b表面相对于焊垫层202的表面倾斜。
所述去除通孔209周围的部分第一绝缘层208和保护层203的工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺的参数包括：刻蚀气体包括CF4、C4F8，其中，CF4在刻蚀气体中的体积比为25%～40%。
其中，上极板用于控制等离子体的发生，下极板用于控制等离子体的方向，通过对上极板和下极板功率的调节，使上极板的功率较高，能够保证充足的等离子体浓度，而下极板的功率较低，使等离子的方向性较弱，从而能够使所述等离子体刻蚀工艺的方向性较差，则所述等离子体刻蚀工艺能够在平行于焊垫层202至平行于焊垫层202的各个方向上，对第一绝缘层208和保护层203进行刻蚀，以此使通孔周围的部分第一绝缘层208和保护层203被去除，并暴露出通孔209周围的部分焊垫层202表面。
所述等离子体刻蚀工艺对第一绝缘层208和保护层203均具有刻蚀速率，因此对沟槽204底部的第一绝缘层208和保护层203均能够进行刻蚀。而且，所述等离子体刻蚀工艺的方向性较差，能够同时对沟槽204底部、以及通孔209侧壁的第一绝缘层208和保护层203进行刻蚀，使得沟槽204底部的第一绝缘层208和保护层203自通孔209的侧壁开始逐渐向沟槽204侧壁方向被去除，从而暴露出通孔209周围的部分焊垫层202表面；当后续在所述沟槽204和通孔209内形成导电层后，所述导电层能够同时与沟槽204底部和通孔209侧壁暴露出的焊垫层202相接触，使得导电层与焊垫层202之间的电连接面积增加，则导电层和焊垫层202之间的电连接性能改善。
而且所述等离子体刻蚀工艺能够使刻蚀后，所述保护层203表面相对于焊垫层202表面倾斜，且所述保护层203的厚度越靠近通孔209越薄；在后续形成导电层的过程中，用于形成所述导电层的材料易于进入通孔209内，且能够充分覆盖于所述通孔209的侧壁表面，使形成于沟槽204底部和通孔209侧壁表面的导电层厚度均匀，从而增强了所形成的导电层的机械强度和稳定性，使焊垫层202与导电层之间的电连接性能。
此外，通过调节所述刻蚀气体的成分，能够对所述等离子体刻蚀工艺的选择性进行调节，即能够提高对于沟槽204底部的刻蚀速率，并降低对于芯片层201第二表面II和沟槽204侧壁的刻蚀速率，从而能够在去除沟槽204底部的第一绝缘层208b和保护层203的同时，保留芯片层201第二表面II和沟槽204侧壁表面的第一绝缘层208b和保护层203。
在本实施例中，所述等离子体刻蚀工艺的刻蚀气体包括CF4，所述CF4在刻蚀气体中的体积比为25%～35%，能够使对沟槽204底部的刻蚀速率大于对芯片层201第二表面II和沟槽204侧壁的刻蚀速率，从而能够在去除沟槽底部的第一绝缘层208和保护层203的同时，保留此沟槽204侧壁表面和芯片层201第二表面II的第一绝缘层208b。
在去除所述通孔209周围的部分第一绝缘层208和保护层之后209，在所述第一绝缘层208b表面、沟槽204的底部表面以及通孔209的侧壁和底部表面形成导电层（未示出）。所述导电层的材料和形成工艺与第一实施例所述相同，在此不做赘述。
本实施例中，由于通孔209周围的第一绝缘层208和保护层之后209被去除，并暴露出沟槽204底部和通孔209侧壁的部分焊垫层202，因此所形成的导电层与所述焊垫层202之间的电接触面积增大，使所述导电层与焊垫层202之间的电连接性能改善。而且，沟槽204底部的保护层203表面相对于焊垫层202表面倾斜，且所述保护层203的厚度越靠近通孔209越薄，使得形成于所述沟槽204底部和通孔209侧壁表面的导电层覆盖能力提高、厚度均匀，则所形成的导电层机械强度增强、稳定性提高。
刻蚀位于芯片层201第二表面II的部分导电层，使所述导电层实现图形化；在刻蚀部分导电层之后，在所述导电层表面形成第二绝缘层（未示出）；在位于芯片层201第二表面II的第二绝缘层内形成开口（未示出），所述开口暴露出部分导电层表面；在所述开口内的导电层表面形成焊球（未示出）。
所述图形化导电层的工艺、形成第二绝缘层的工艺、在第二绝缘层内形成开口的工艺、以及形成焊球的工艺与第一实施例所述相同，请参考图8及相关说明，在此不做赘述。
本实施例中，在去除通孔周围的部分第一绝缘层之后，去除通孔周围的部分保护层，并暴露出沟槽底部的部分焊垫层，且所述去除通孔周围的部分第一绝缘层和保护层的工艺为等离子体刻蚀工艺。所述等离子体刻蚀工艺能够同时对第一绝缘层和保护层进行刻蚀，因此在等离子体工艺之后能够暴露出通孔周围的焊垫层表面，以此增加后续形成的导电层和焊垫层之间的接触面积，从而增强导电层与焊垫层之间的电连接性能。而且，所述等离子体刻蚀工艺具有方向性，能够同时在垂直于芯片层表面和平行于芯片层表面的方向对所述第一绝缘层和保护层进行刻蚀，即能够同时在垂直于沟槽底部表面和通孔侧壁表面的方向对所述第一绝缘层和保护层进行刻蚀，从而使通孔周围的部分第一绝缘层和保护层被去除，且越靠近通孔的保护层的厚度越薄，而位于沟槽底部的保护层的表面相对于焊垫层的表面倾斜，能够提高后续形成的导电层的机械强度和稳定性。
相应的，本实用新型的第二实施例还提供一种封装结构，请继续参考图9，本实用新型第二实施例的封装结构相较于第一实施例，区别在于：位于所述通孔209周围的部分第一绝缘层208b和保护层203b暴露出沟槽204底部的部分焊垫层202，所述保护层203b的厚度越靠近通孔209越薄，且位于沟槽204底部的保护层203b表面相对于焊垫层202的表面倾斜。
相较于第一实施例，本实施例中，位于沟槽204底部和通孔209侧壁表面的导电层与焊垫层202的电接触面积增加，导电层的机械强度增强、稳定性提高。
第三实施例
图10是本实用新型第三实施例的封装结构的形成过程中的剖面结构示意图。
在第一实施例图6的基础上，请继续参考图10，在采用所述等离子干法去胶工艺去除通孔209周围的部分第一绝缘层208（如图5所示）之后，采用等离子体刻蚀工艺去除所述通孔209周围的部分第一绝缘层208和保护层209，形成第一绝缘层208c和保护层209c，并暴露出沟槽204底部的部分焊垫层202，使所述保护层209c的厚度越靠近通孔209越薄，且位于沟槽204底部的保护层209c表面相对于焊垫层202的表面倾斜。
在本实施例中，首先采用等离子干法去胶工艺去除所述通孔209周围的部分第一绝缘层208（如图5所示），并暴露出沟槽204底部的部分保护层203。采用等离子干法去胶工艺去除通孔209周围的部分第一绝缘层208，所述等离子干法去胶工艺的与第一实施例所述相同，在此不做赘述。
在所述等离子干法去胶工艺之后，再以等离子体刻蚀工艺继续去除通孔209周围的部分第一绝缘层208和保护层203，所述等离子体刻蚀工艺与第二实施例所述相同，在此不做赘述。
本实施例中，首先采用去胶工艺自通孔209侧壁向沟槽204侧壁逐渐去除沟槽204底部的第一绝缘层208，能够暴露出通孔209周围的部分保护层203；之后，再以等离子体刻蚀工艺同时对第一绝缘层208和保护层203以通孔209侧壁向沟槽204侧壁的方向进行刻蚀，能够暴露出通孔209周围的焊垫层202表面，而且能够使第一绝缘层208c暴露出靠近通孔209的部分保护层203c。在所述等离子干法去胶工艺和等离子体刻蚀工艺之后，第一绝缘层208c暴露出靠近通孔209的部分保护层203c，而保护层203c暴露出通孔209周围的部分焊垫层202，因此，沟槽204侧壁至通孔209侧壁，所述第一绝缘层208c、保护层203c和焊垫层202的表面过渡更为平缓，使后续形成的导电层更易于覆盖于沟槽204底部和通孔209的侧壁表面，进一步增强了导电层的机械强度和稳定性；同时，由于通孔209周围的焊垫层202被暴露出，所述导电层能够同时与沟槽204底部和通孔209侧壁的焊垫层202相接触，所述导电层和焊垫层202的电接触面积增加。
在等离子体刻蚀工艺之后，在所述第一绝缘层208c表面、沟槽204的底部表面以及通孔209的侧壁和底部表面形成导电层。所述导电层的材料和形成工艺与第一实施例所述相同，在此不做赘述。
在形成导电层之后，刻蚀位于芯片层201第二表面II的部分导电层，使所述导电层实现图形化；在刻蚀部分导电层之后，在所述导电层表面形成第二绝缘层；在位于芯片层201第二表面II的第二绝缘层内形成开口，所述开口暴露出部分导电层表面；在所述开口内的导电层表面形成焊球。
所述图形化导电层的工艺、形成第二绝缘层的工艺、在第二绝缘层内形成开口的工艺、以及形成焊球的工艺与第一实施例所述相同，请参考图8及相关说明，在此不做赘述。
本实施例中，在去除通孔周围的部分第一绝缘层之后，去除通孔周围的部分保护层，并暴露出沟槽底部的部分焊垫层；其中，所述去除通孔周围的部分第一绝缘层的工艺为等离子干法去胶工艺，去除保护层的工艺为等离子体刻蚀工艺。所述去胶工艺对于第一绝缘层和保护层具有选择性，在去除第一绝缘层的同时保留保护层；而且，所述去胶工艺具有方向性，能够同时以垂直于沟槽底部表面和通孔侧壁表面的方向刻蚀第一绝缘层，使所述通孔周围的部分第一绝缘层被去除。在所述去胶工艺之后，以等离子体刻蚀工艺同时对所述第一绝缘层和保护层进行刻蚀，以去除通孔周围的保护层和第一绝缘层并暴露出沟槽底部的通孔周围的部分焊垫层，能够增强后续形成的导电层与焊垫层之间的电接触面积。而且，所述等离子体刻蚀工艺也具有方向性，能够同时以垂直于沟槽底部表面和通孔侧壁表面的方向刻蚀第一绝缘层和保护层，从而使刻蚀后的保护层的表面相对于焊垫层表面倾斜。刻蚀后的第一绝缘层暴露出部分保护层表面，而所述保护层暴露出部分焊垫层表面，使得沟槽底部的第一绝缘层、保护层和焊垫层到通孔的过渡更为平缓，使得后续形成导电层的材料更易于进入通孔内部，则所形成的导电层的机械强度和稳定性进一步提高。
相应的，本实用新型的第三实施例还提供一种封装结构，请继续参考图10，本实用新型第三实施例的封装结构相较于第二实施例，区别在于：位于所述通孔209周围的部分第一绝缘层208c和保护层203c暴露出沟槽204底部的部分焊垫层202。其中，在所述沟槽204底部，所述第一绝缘层208c还暴露出靠近通孔209的部分保护层203c，而保护层203c暴露出通孔209周围的部分焊垫层202。
相较于第一实施例和第二实施例，本实施例中，自所述沟槽204的侧壁至所述通孔209侧壁，所述第一绝缘层208c、保护层203c和焊垫层202的表面过渡更为平缓，有利于增强了导电层的机械强度和稳定性。同时，由于通孔209周围的焊垫层202被暴露出，所述导电层和焊垫层202的电接触面积增加。
虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。
Claims (6)
1.一种封装结构，其特征在于，包括：
芯片层，所述芯片层的第一表面具有保护层，所述保护层表面具有焊垫层，所述保护层和焊垫层表面具有基底，所述芯片层的第二表面具有若干暴露出保护层的沟槽，所述芯片层的第二表面与第一表面相对，所述沟槽的位置与焊垫层相对应；
位于所述芯片层的第二表面、以及沟槽的侧壁和底部表面的第一绝缘层；
位于所述沟槽底部的通孔，所述通孔贯穿所述保护层和焊垫层，所述通孔的侧壁相对于焊垫层表面垂直，且位于所述通孔周围的部分第一绝缘层暴露出部分沟槽底部；
位于所述第一绝缘层表面、沟槽的底部表面以及通孔的侧壁和底部表面的导电层。
2.如权利要求1所述封装结构，其特征在于，位于所述通孔周围的部分第一绝缘层暴露出沟槽底部的部分保护层。
3.如权利要求1所述封装结构，其特征在于，位于所述通孔周围的部分第一绝缘层和保护层暴露出沟槽底部的部分焊垫层。
4.如权利要求3所述封装结构，其特征在于，所述第一绝缘层暴露出沟槽底部的部分保护层表面。
5.如权利要求1所述封装结构，其特征在于，所述沟槽的侧壁相对于基底表面倾斜，且所述沟槽底部的尺寸小于沟槽顶部的尺寸。
6.如权利要求1所述封装结构，其特征在于，还包括：所述导电层构成电路；所述导电层表面具有第二绝缘层；位于芯片层第二表面的第二绝缘层内具有开口，所述开口暴露出部分导电层表面；所述开口内的导电层表面具有焊球。
Priority Applications (1)
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Family Applications (1)
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