CN202003988U - 四方扁平无外引脚封装构造及其导线架条 - Google Patents
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Abstract
本实用新型公开一种四方扁平无外引脚封装构造及其导线架条,所述导线架条上利用一切割道连接框条连接任二相邻导线架的引脚部的内延伸脚,同时也进一步在所述切割道连接框条上凸设有数个辅助桥接部,每一辅助桥接部用来辅助连接各二相邻导线架的相邻引脚部的外接点,如此使得各二相邻引脚部之间同时具备有纵向延伸及横向桥接的十字形双重立体支撑结构,因而相对提高了对引脚部的内延伸脚的总体支撑强度,以便进一步增加内延伸脚向内延伸的长度至大于350微米。
Description
技术领域
本实用新型涉及一种四方扁平无外引脚(QFN)封装构造及其导线架条,特别是有关于一种在预设切割道位置具有连接桥设计的四方扁平无外引脚封装构造及其导线架条。
背景技术
现今,半导体封装产业为了满足各种高密度封装的需求,逐渐发展出各种不同型式的封装构造,而这些封装构造通常是选用导线架(leadframe)或封装基板(substrate)来做为承载芯片的载板(carrier),其中常见使用导线架的封装构造例如为小外型封装构造(small outline package,SOP)、四方扁平封装构造(quadflat package,QFP)或四方扁平无外引脚封装构造(quad flat no-lead package,QFN)等。
请参照图1A、1B、1C、1D、2A及2B所示,其揭示一种现有四方扁平无外引脚封装构造(QFN)的制造流程示意图,其中一无外引脚半导体封装构造100主要包含由一金属板11形成的一导线架条110、一芯片12、数条导线13及一封装胶体14。在制造流程上,如图1A所示,首先准备一金属板11,其是一平坦且未加工过的金属板体,接着,对所述金属板11的一第一表面进行第一次半蚀刻(half-etching)作业,因而形成一芯片承座111及数个内延伸脚112的预设凸岛状构形,其中所述数个内延伸脚112以单组或多组方式环绕排列在所述芯片承座111的周围。在第一次半蚀刻作业后,如图1B及2A所示,对所述金属板11的第二表面进行第二次半蚀刻(half-etching)作业,因而使所述芯片承座111及所述内延伸脚112的凸岛状构形彼此分离,因而形成一四方扁平无外引脚型的导线架条(leadframe strip)110,其中每一内延伸脚112的底部对应蚀刻出一外接点113,同时各二相邻导线架的相邻内延伸脚112暂时以一切割道连接框条114连接在一起(如图2A的下视图所示)。
在完成二次半蚀刻作业后,如图1C所示,将所述芯片12固定在所述芯片承座111上,且利用所述数条导线13进行打线作业,以将所述芯片12上的数个接垫分别电性连接到所述数个内延伸脚112上。在打线作业后,另利用所述封装胶体14进行封胶作业,以包埋保护所述芯片12、导线13及所述金属板11的第一表面侧,所述封装胶体14将裸露出突出状的所述外接点113(及芯片承座111)。
在封胶作业后,如图1D及2B所示,利用切割刀具(未绘示)至少切除大部份的所述切割道连接框条114,如此使各二相邻封装构造彼此分离,以完成数个无外引脚半导体封装构造100的制造过程,其中所述封装胶体14的下表面裸露出所述外接点113的下表面,其可做为输入/输出端子。另外,一小部分的内延伸脚112会对应所述外接点113而裸露在所述封装胶体14的各侧表面上(如图2B的立体下视图所示)。
在上述无外引脚半导体封装构造100中,由于各外接点113利用对应的内延伸脚112向内延伸(即朝向所述芯片承座111延伸),因此可相对缩短所述导线13的打线长度,进而减少打线的材料成本。然而,在实际上仍具有下述问题,例如:在进行第二次半蚀刻作业形成所述导线架条110后,各二相邻导线架的相邻内延伸脚112暂时以所述切割道连接框条114连接在一起。但是,考量所述切割道连接框条114能提供的支撑结构强度有限,因此所述内延伸脚112向内延伸的长度D1将受到限制(如图2A所示)。一般而言,所述向内延伸的长度D1需控制在小于350μm(微米),否则所述导线架条110上的各内延伸脚112将容易因未得到足够支撑,进而受重力影响造成向下弯曲的问题,此问题将会导致后续进行打线时的良品率(yield)大幅降低。另一方面,由于所述内延伸脚112向内延伸的长度D1需小于350μm,因此所述内延伸脚112向内延伸的程度有限,因此也限制了进一步缩短所述导线13打线长度的可能性,使得打线的材料成本难以再进一步减少。
再者,如图2B所示,所述封装胶体14的下表面具有所述外接点113做为输入/输出端子,但所述外接点113至所述封装胶体14的下表面边缘之间有一小部分不具有金属表面,因此在后续进行表面固定(SMT)焊接到电路板上时,所述外接点113的有效沾锡金属面积受限,且焊锡无法延伸沾到所述封装胶体14的侧表面裸露出的内延伸脚112处。因此,使得所述无外引脚半导体封装构造100的SMT侧面沾锡效果不佳及SMT焊接强度低落。
故,有必要提供一种四方扁平无外引脚封装构造及其导线架条,以解决现有技术所存在的问题。
实用新型内容
本实用新型的主要目的在于提供一种四方扁平无外引脚封装构造及其导线架条,其中在导线架条上除了利用一切割道连接框条连接任二相邻导线架的引脚部的内延伸脚外,更进一步在所述切割道连接框条上凸设有数个辅助桥接部,每一辅助桥接部用来辅助连接各二相邻导线架的相邻引脚部的外接点,如此使得各二相邻引脚部之间同时具备有纵向延伸及横向桥接的十字形双重立体支撑结构,因而相对提高了对引脚部的内延伸脚的总体支撑强度,以便进一步增加内延伸脚向内延伸的长度至大于350μm。
本实用新型的次要目的在于提供一种四方扁平无外引脚封装构造及其导线架条,其中导线架条同时利用切割道连接框条及辅助桥接部来双重支撑各二相邻引脚部的内延伸脚及外接点,使得内延伸脚可在足够的支撑强度下进一步增加向内延伸的长度,因而相对减少了芯片至内延伸脚的距离及导线所需的打线长度,并进而降低打线所需的材料成本及整体封装成本。
本实用新型的另一目的在于提供一种四方扁平无外引脚封装构造及其导线架条,其中所述封装胶体的下表面裸露的外接点以及所述封装胶体的侧表面裸露的内延伸脚之间另裸露有辅助桥接部,辅助桥接部由所述封装胶体的下表面经由侧缘角隅延伸到其侧表面,因此使得无外引脚半导体封装构造的有效沾锡金属表面扩增到封装胶体的侧缘及侧表面,故在进行表面固定(SMT)焊接时能大幅提高其侧面沾锡效果及SMT焊接强度。
本实用新型的再一目的在于提供一种四方扁平无外引脚封装构造及其导线架条,其中所述切割道连接框条上凸设有的辅助桥接部仅占有一小部份体积,因此所述辅助桥接部的设置并不会影响切割刀具的原有切割使用寿命,也不会增加更换切割刀具的耗材成本。
为达成本实用新型的前述目的,本实用新型提供一种四方扁平无外引脚封装构造的导线架条,其特征在于:所述导线架条包含:至少二导线架单元,各包含数个引脚部,所述引脚部各包含一内延伸脚及一外接点;一切割道连接框条,连接在任二相邻所述导线架单元的引脚部之间,所述切割道连接框条连接及支撑所述引脚部的内延伸脚;以及,数个辅助桥接部,每一所述辅助桥接部连接在任二相邻所述导线架单元的一对相邻所述引脚部之间,所述辅助桥接部连接及支撑所述引脚部的外接点,并辅助支撑所述引脚部的内延伸脚。
在本实用新型的一实施例中,每一所述导线架单元另包含:一芯片承座,其中所述引脚部围绕排列在所述芯片承座的四周。
在本实用新型的一实施例中,所述辅助桥接部的宽度小于所述外接点的宽度。
在本实用新型的一实施例中,所述导线架条的厚度介于100至300μm(微米)之间,优选为介于127至254μm之间。
在本实用新型的一实施例中,所述辅助桥接部的厚度为所述导线架条的厚度的1/5至1/3之间。
在本实用新型的一实施例中,所述内延伸脚向内延伸的长度(即朝向所述所述芯片承座延伸的长度)大于350μm。
再者,本实用新型提供另一种四方扁平无外引脚封装构造,其包含:一导线架单元,包含数个引脚部,所述引脚部各包含一内延伸脚、一外接点及一辅助桥接部;至少一芯片,具有数个焊垫分别电性连接至对应的所述内延伸脚;以及,一封装胶体,包覆所述芯片、所述内延伸脚、所述外接点及所述辅助桥接部,其中所述封装胶体的一下表面裸露所述外接点的一下表面及所述辅助桥接部的一下表面;及所述封装胶体的至少一侧表面裸露所述内延伸脚的一侧表面及所述辅助桥接部的一侧表面;且所述外接点的下表面、所述辅助桥接部的下表面及侧表面与所述内延伸脚的侧表面依序相互连接。
在本实用新型的一实施例中,所述芯片的焊垫通过数条导线电性连接至对应的所述内延伸脚。
在本实用新型的一实施例中,所述导线架单元另包含:一芯片承座,其中所述引脚部围绕排列在所述芯片承座的四周。
在本实用新型的一实施例中,所述辅助桥接部的宽度小于所述外接点的宽度。
在本实用新型的一实施例中,所述导线架单元的厚度介于100至300μm(微米)之间,优选为介于127至254μm之间。
在本实用新型的一实施例中,所述辅助桥接部的厚度为所述导线架条的厚度的1/5至1/3之间。
在本实用新型的一实施例中,所述内延伸脚向内延伸的长度大于350μm。
附图说明
图1A、1B、1C及1D是一现有四方扁平无外引脚封装构造的制造流程示意图。
图2A是图1B的局部放大下视图。
图2B是现有四方扁平无外引脚封装构造的立体下视图。
图3A、3B、3C及3D是本实用新型第一实施例四方扁平无外引脚封装构造及其导线架条的示意图。
图4A是图3B的局部放大下视图。
图4B是本实用新型第一实施例四方扁平无外引脚封装构造的立体下视图。
图5A是本实用新型第二实施例切割四方扁平无外引脚封装构造时的示意图。
图5B是本实用新型第二实施例四方扁平无外引脚封装构造的立体下视图。
具体实施方式
为让本实用新型上述目的、特征及优点更明显易懂,下文特举本实用新型较佳实施例,并配合附图,作详细说明如下。再者,本实用新型所提到的方向用语,例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等,仅是参考附加图式的方向。因此,使用的方向用语是用以说明及理解本实用新型,而非用以限制本实用新型。
请参照图3A、3B、3C、3D、4A及4D所示,其揭示本实用新型第一实施例的四方扁平无外引脚封装构造的制造流程示意图,其中一无外引脚半导体封装构造200主要包含由一金属板21形成的一导线架条210、一芯片22、数条导线23及一封装胶体24。
在制造流程上,请参照图3A所示,首先准备一金属板21,其是一平坦且未加工过的金属板体,且具有一第一表面及一第二表面。在本步骤中,所述金属板21可选自各种具良好导电性的金属,例如铜、铁、铝、镍、锌或其合金等。所述金属板21可利用后续步骤来制做一导线架条210,其上面可包含一个、二个或数个导线架单元。再者,所述金属板21的第一表面及第二表面则是分别以图3A中的上表面及下表面为例来进行说明。接着,本实用新型是对所述金属板21的第一表面进行第一次半蚀刻作业,以形成数个凹陷部(未标示)来定义出一芯片承座211及数个内延伸脚212的凸岛状构形(profile)。在本步骤中,所述第一次半蚀刻作业可选择使用湿式化学蚀刻或干式物理蚀刻来进行,例如选择使用蚀刻液或激光来形成所述凹陷部。所述内延伸脚212通常是围绕排列在所述芯片承座211的四周。当选用蚀刻液进行所述第一次半蚀刻作业时,通常预先以一光刻胶膜(未绘示)覆盖所述芯片承座211及数个内延伸脚212的对应位置,并另以一临时保护层覆盖所述金属板21的第二表面,接着再进行半蚀刻。另外,当选用激光进行所述第一次半蚀刻作业时,所述激光仅需搭配可重复使用的光罩(未绘示)及/或移动式激光载具,而不需搭配无法重复使用的光刻胶膜及保护膜,故有利于简化第一次半蚀刻作业的制造过程。
接着,请参照图3B及4A所示,对所述金属板21的第二表面进行第二次半蚀刻作业,以形成数个凹陷部(未标示)来定义所述芯片承座211、数个外接点213、至少一切割道连接框条214及数个辅助桥接部215,因而构成一导线架210。在本步骤中,可如同第一次半蚀刻作业般选择使用湿式化学蚀刻或干式物理蚀刻来进行,例如选择使用蚀刻液或激光来形成所述第二表面的凹陷部,其中一部分的第二表面的凹陷部连通于第一表面的凹陷部,以完全分隔所述芯片承座211及数个引脚部的凸岛状构形;同时,另一部分的第二表面的凹陷部则用以定义暂时相连在一起的外接点213、切割道连接框条214及辅助桥接部215,其共同形成类似鱼骨状的凸岛状构形。所述外接点213是对应凸设在所述内延伸脚212的底部,且所述外接点213的水平延伸长度小于所述内延伸脚212的水平延伸长度,其中每一组所述外接点213及内延伸脚212在下文将其共同定义为一个「引脚部」,其围绕排列在所述芯片承座211的四周。惟,在某些产品设计中,其可能省略设置所述芯片承座211。
再者,所述切割道连接框条214连接在任二相邻导线架单元的数对相邻引脚部之间,所述切割道连接框条214用以连接及支撑所述引脚部的内延伸脚212。每一所述辅助桥接部215连接在任二相邻所述导线架单元的一对相邻所述引脚部之间,所述辅助桥接部215连接及支撑所述引脚部的外接点213。如图3B所示,所述导线架条210的厚度优选介于100至300μm(微米)之间,优选为介于127至254μm之间。所述辅助桥接部215的厚度则为所述导线架条210的厚度的1/5至1/3之间。如图4A所示,所述辅助桥接部215的宽度W2优选小于所述外接点213的宽度W1。同时,值得注意的是,由于在所述切割道连接框条214上凸设有数个辅助桥接部215,且每一辅助桥接部215用来辅助连接各二相邻导线架的相邻引脚部的外接点213,因此使得各二相邻引脚部之间同时具备有纵向延伸及横向桥接的十字形双重立体支撑结构,因而相对提高了对所述引脚部的内延伸脚212的总体支撑强度,故有利于进一步增加所述内延伸脚212向内延伸的长度D2至大于350μm。
接着,请参照图3C所示,本实用新型提供一芯片22并将所述芯片22固定在所述芯片承座211的第一表面上;以及利用数个导线23来电性连接所述芯片22至所述内延伸脚212的第一表面上。在本步骤中,可利用液态黏着剂(underfill)或半固化黏着胶带(tape)来将所述芯片22黏固在所述芯片承座211上。再者,由于所述内延伸脚212向内延伸的长度D2可大于350μm以尽可能接近所述芯片承座211及芯片22,因此可相对减少该芯片22至内延伸脚212的距离及所述导线23所需的打线长度,并进而降低打线所需的材料成本及整体封装成本。另外,所述导线23可选自金线、铜线、铝线、镀钯铜线或其他金属线材,本发明并不加以限制。所述数个导线23是电性连接在所述芯片22朝上的一有源表面的数个接垫与所述内延伸脚212的第一表面之间。在打线作业后,利用一封装胶材24来包覆保护所述芯片22、所述导线23以及所述导线架210的第一表面侧,以构成一无外引脚半导体封装构造200的半成品。在本步骤中,所述封装胶材24优选是选自环氧树脂模造塑料(epoxy moldingcompound,EMC),其泛指常用的封装材料。所述封装胶体24的下表面将裸露出上述芯片承座211、外接点113及辅助桥接部215的下表面。
最后,请参照图3D及4B所示,本实用新型利用切割刀具(未绘示)至少切除一部份的所述切割道连接框条214及辅助桥接部215,如此使各二相邻封装构造彼此分离,以完成数个无外引脚半导体封装构造200的制造过程,其中所述封装胶体24的下表面裸露出所述外接点213及剩余一小部分的辅助桥接部215两者的下表面,此两者可做为输入/输出端子。再者,所述封装胶体24的下表面也裸露出所述芯片承座211的下表面,其可用于芯片散热或接地等用途。另外,所述封装胶体24四周的数个侧表面则裸露出所述内延伸脚212及辅助桥接部215两者的侧表面(如图4B所示),其中所述封装胶体24侧表面裸露出的内延伸脚212也可以视为是剩余一小部分的切割道连接框条214。在整体外观上,所述外接点213的下表面、所述辅助桥接部215的下表面及侧表面与所述内延伸脚212的侧表面依序相互连接。
值得注意的是,在上述切割分离作业期间,所述切割道连接框条214上凸设有的辅助桥接部215仅占有一小部份体积,因此所述辅助桥接部215的设置并不会大幅影响切割刀具的原有切割使用寿命,也不会增加更换切割刀具的耗材成本。再者,所述封装胶体24的下表面裸露的外接点213以及所述封装胶体24的侧表面裸露的内延伸脚212之间另裸露有所述辅助桥接部215,所述辅助桥接部215由所述封装胶体24的下表面经由侧缘角隅延伸到其侧表面。在外观上,所述封装胶体24的下表面及侧表面各具有概呈“T”且相连的有效沾锡金属表面,也就是所述无外引脚半导体封装构造200的有效沾锡金属表面能连带的扩增到所述封装胶体24的侧缘及侧表面,故在进行表面固定(SMT)焊接时能大幅提高所述无外引脚半导体封装构造200的侧面沾锡效果及SMT焊接强度。
请参照图5A及5B所示,本实用新型第二实施例的四方扁平无外引脚封装构造及其导线架条相似于本实用新型第一实施例,并大致沿用相同元件名称及图号,但第二实施例的差异特征在于:所述第二实施例的四方扁平无外引脚封装构造200在进行切割时切除整个切割道连接框条214及全部的辅助桥接部215。因此,在最终的四方扁平无外引脚封装构造200的外观上,所述封装胶体24的侧表面仅裸露所述内延伸脚212及外接点213两者的侧表面,所述封装胶体24的下表面仅裸露所述外接点213的下表面。
如上所述,相较于图1A至2B的现有四方扁平无外引脚封装构造100的导线架条110能提供的所述切割道连接框条114支撑结构强度及所述内延伸脚112向内延伸的长度D1及SMT侧面沾锡效果皆极为有限等缺点,图3A至5B的本实用新型在所述导线架条210上除了利用一切割道连接框条214连接任二相邻导线架的引脚部的内延伸脚212外,更进一步在所述切割道连接框条214上凸设有数个辅助桥接部215,每一辅助桥接部215用来辅助连接各二相邻导线架的相邻引脚部的外接点212,如此使得各二相邻引脚部之间同时具备有纵向延伸及横向桥接的十字形双重立体支撑结构,因而相对提高了对引脚部的内延伸脚212的总体支撑强度,以便进一步增加所述内延伸脚212向内延伸的长度D2至大于350μm。再者,所述导线架条210同时利用所述切割道连接框条214及辅助桥接部215来双重支撑各二相邻引脚部的内延伸脚212及外接点213,使得所述内延伸脚212可在足够的支撑强度下进一步增加向内延伸的长度D2,因而相对减少了所述芯片22至内延伸脚212的距离及所述导线22所需的打线长度,并进而降低打线所需的材料成本及整体封装成本。
另外,所述封装胶体24的下表面裸露的外接点213以及所述封装胶体24的侧表面裸露的内延伸脚212(即剩余一小部分的切割道连接框条214)之间另裸露有所述辅助桥接部215,且所述辅助桥接部215由所述封装胶体24的下表面经由侧缘角隅延伸到其侧表面,因此使得所述无外引脚半导体封装构造200的有效沾锡金属表面扩增到所述封装胶体24的侧缘及侧表面,故在进行表面固定(SMT)焊接时能大幅提高其侧面沾锡效果及SMT焊接强度。此外,所述切割道连接框条214上凸设有的所述辅助桥接部215仅占有一小部份体积,因此所述辅助桥接部215的设置并不会大幅影响切割刀具的原有切割使用寿命,也不会增加更换切割刀具的耗材成本。
本实用新型已由上述相关实施例加以描述,然而上述实施例仅为实施本实用新型的范例。必需指出的是,已公开的实施例并未限制本实用新型的范围。相反地,包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。
Claims (10)
1.一种四方扁平无外引脚封装构造的导线架条,其特征在于:所述导线架条包含:
至少二导线架单元,各包含数个引脚部,所述引脚部各包含一内延伸脚及一外接点;
一切割道连接框条,连接在任二相邻所述导线架单元的引脚部之间,所述切割道连接框条连接及支撑所述引脚部的内延伸脚;以及
数个辅助桥接部,每一所述辅助桥接部连接在任二相邻所述导线架单元的一对相邻所述引脚部之间,所述辅助桥接部连接及支撑所述引脚部的外接点,并辅助支撑所述引脚部的内延伸脚。
2.如权利要求1所述的四方扁平无外引脚封装构造的导线架条,其特征在于:每一所述导线架单元另包含:一芯片承座,其中所述引脚部围绕排列在所述芯片承座的四周。
3.如权利要求1所述的四方扁平无外引脚封装构造的导线架条,其特征在于:所述辅助桥接部的宽度小于所述外接点的宽度。
4.如权利要求1所述的四方扁平无外引脚封装构造的导线架条,其特征在于:所述导线架条的厚度介于100至300微米之间。
5.如权利要求4所述的四方扁平无外引脚封装构造的导线架条,其特征在于:所述辅助桥接部的厚度为所述导线架条的厚度的1/5至1/3之间。
6.如权利要求1所述的四方扁平无外引脚封装构造的导线架条,其特征在于:所述内延伸脚向内延伸的长度大于350微米。
7.一种四方扁平无外引脚封装构造,其特征在于:所述四方扁平无外引脚封装构造包含:
一导线架单元,包含数个引脚部,所述引脚部各包含一内延伸脚、一外接点及一辅助桥接部;
至少一芯片,具有数个焊垫分别电性连接至对应的所述内延伸脚;以及
一封装胶体,包覆所述芯片、所述内延伸脚、所述外接点及所述辅助桥接部,其中所述封装胶体的一下表面裸露所述外接点的一下表面及所述辅助桥接部的一下表面;及所述封装胶体的至少一侧表面裸露所述内延伸脚的一侧表面及所述辅助桥接部的一侧表面;且所述外接点的下表面、所述辅助桥接部的下表面及侧表面与所述内延伸脚的侧表面依序相互连接。
8.如权利要求7所述的四方扁平无外引脚封装构造,其特征在于:所述芯片的焊垫通过数条导线电性连接至对应的所述内延伸脚;所述导线架单元另包含:一芯片承座,其中所述引脚部围绕排列在所述芯片承座的四周。
9.如权利要求7所述的四方扁平无外引脚封装构造,其特征在于:所述辅助桥接部的宽度小于所述外接点的宽度。
10.如权利要求7所述的四方扁平无外引脚封装构造,其特征在于:所述导线架单元的厚度介于100至300微米之间;所述辅助桥接部的厚度为所述导线架条的厚度的1/5至1/3之间;及所述内延伸脚向内延伸的长度大于350微米。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|
CN2011200443656U CN202003988U (zh) | 2011-02-22 | 2011-02-22 | 四方扁平无外引脚封装构造及其导线架条 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN202003988U true CN202003988U (zh) | 2011-10-05 |
Family
ID=44706715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2011200443656U Expired - Lifetime CN202003988U (zh) | 2011-02-22 | 2011-02-22 | 四方扁平无外引脚封装构造及其导线架条 |
Country Status (1)
Country | Link |
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CN (1) | CN202003988U (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN104064560A (zh) * | 2014-07-08 | 2014-09-24 | 苏州卓能微电子技术有限公司 | 一种适合于大功率led照明驱动电路应用的多芯片qfn封装 |
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CN108470725A (zh) * | 2018-05-02 | 2018-08-31 | 江苏匠心信息科技有限公司 | 一种高性能控制芯片封装结构 |
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2011
- 2011-02-22 CN CN2011200443656U patent/CN202003988U/zh not_active Expired - Lifetime
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