CN1996489A - 具有改进附加等待时间的存储器系统及其控制方法 - Google Patents

Abstract

公开了一种存储器系统，可以包括存储器件和存储器控制器。存储器件可以包括第一存储体和第二存储体。存储器控制器可以包括可以存储读请求的读请求调度队列，并且可以控制读请求调度队列，使得如果针对第一存储体的第一和第二读请求和针对第二存储体的第三读请求连续地发生，可以通过向针对第一存储体的第一和第二读请求施加第一附加等待时间，以及通过向针对第二存储体的第三读请求施加第二附加等待时间，无缝地输出来自存储器件的数据。

Description

具有改进附加等待时间的存储器系统及其控制方法

本申请要求2006年1月4日向韩国知识产权局(KIPO)递交的韩国专利申请No.2006-771的优先权，将其全部内容一并在此作为参考。

技术领域

示例实施例涉及一种半导体器件，例如，一种能够改进同步动态随机存取存储器(SDRAM)的附加等待时间的存储器系统以及控制该存储器系统的方法。

背景技术

半导体存储器件正不断地被改进以实现更高程度的集成和更快的速度。分组型存储器(Packet-type memory)，例如Rambus动态随机存取存储器(RDRAM)和双数据率(DDR)同步DRAM(SDRAM)，已经得到发展，可以增加工作速度。

DDR SDARM可以在与时钟的上升沿和下降沿同步的每一个时钟输入和/或输出两个数据。因此，DDR SDRAM至少可以具有标准SDRAM的两倍带宽，并且因此可以工作于更高的速度而不会增加时钟频率。

DDR SDRAM可以每一个时钟执行一个命令，以便使用流水线方法控制DDR SDRAM。因此，如果两个命令在一个时钟时彼此冲突，存储器控制器可以通过将两个命令的一个相对于其他命令延迟一个时钟来控制命令调度。

图1是说明传统DDR SDRAM的存取操作的时序图。参考图1，如果行到行延迟(tRRD)对应于两个时钟间隔，列等待时间(CL)对应于四个时钟间隔，以及脉冲串长度(BL)对应于四个时钟间隔，可能在时钟5(T4时)同时输入激活命令AC3和读取命令READ1而彼此冲突。因此，可以将ACT3命令延迟一个时钟在时钟6(T5时)执行。因此，可能不连续地输出数据输出D2和D3，并且在数据输出D2和D3之间可能存在一个时钟的空隙(bubble)。因此，可能中断带宽的有效使用。

为了解决该问题，已经针对DDR SDRAM引入了延后CAS操作(postedCAS operation)。在延后CAS操作中，可以早于DDR SDRAM的预定定时输入读/写命令，并且可以在预定的时间间隔之后执行输入的读/写命令。例如，可以将关于其中早于DDR SDRAM的预定定时输入的读/写命令的定时间隔的信息称作附加等待时间(AL)。AL可以对应于从激活存储器设备之后输入读/写命令的时间开始的时钟间隔，并且可以将AL称作行到列延迟(tRCD)。

图2是说明传统的延后CAS操作的时序图。参考图2，如果AL、CL、和BL分别对应于3、4和4，可以在时钟0(T0时)输入ACT1，并且在时钟1(T1时)输入READ1命令。在三个时钟间隔之后，可以在时钟4(T4时)执行延后CAS操作，并且因此可以在时钟4输入ACT3命令。因此，可以连续地且无缝地输出数据输出D1、D2和D3。

在可能涉及附加等待时间和延后CAS操作的传统技术中，可以通过模式寄存器设定(MRS)命令将AL设定在模式寄存器中。因此，如果将AL设定为特定值，可以将固定的AL应用于所有的存储体(bank)。因此，为了改变AL，可以通过预先执行MRS操作来改变模式寄存器中的AL。然而，MRS操作可能会阻止存储器设备的高速操作。

发明内容

示例实施例可以提供一种存储器系统和控制该存储器系统的方法，可以在每一个ACT命令时重设相应存储体的附加等待时间。

示例实施例可以提供一种用于控制多存储体存储器件的存储器系统，可以通过消除MRS存取时间来增加操作速度。

示例实施例可以提供一种适合于存储器系统的存储器控制器。

示例实施例可以提供一种存储器件及其控制方法，适合于存储器系统。

在示例实施例中，存储器系统可以包括存储器件和存储器控制器。存储器件至少可以包括第一存储体和第二存储体。存储器控制器可以包括可以存储读请求的读请求调度队列，并且可以控制读请求调度队列，使得如果针对第一存储体的第一和第二读请求和针对第二存储体的第三读请求连续地发生，可以通过向针对第一存储体的第一和第二读请求施加第一附加等待时间，以及通过向针对第二存储体的第三读请求施加第二附加等待时间，无缝地输出来自存储器件的数据。

根据示例实施例，第一和第二附加等待时间可以彼此不同。

根据示例实施例，可以按照与针对至少第一和第二存储体的相同一个的多个读请求的序列次序相应的输出序列次序，维持数据。

根据示例实施例，可以将存储器控制器配置用于确定第一读请求是否将要与第二激活命令分组冲突。

根据示例实施例，如果第一读请求将要与第二激活命令分组冲突，可以将存储器控制器配置用于向存储器件传输第一激活命令分组，以设定第一附加等待时间。

根据示例实施例，可以将存储器控制器配置用于确定是否存在针对第一存储体的存储体内读请求。

根据示例实施例，如果存在针对第一存储体的存储体内读请求，可以将存储器控制器配置用于向存储器件传输第二激活命令分组，以设定第二附加等待时间。

在示例实施例中，存储器件可以包括分组管理单元、多存储体存储器块、读出放大块、存储体解码器、行解码器、列地址缓冲器、至少一个附加等待时间块、列解码器、数据输出通道块、数据输入通道块、以及命令解码器。读出放大块可以对输入/输出单元数据进行读出放大。存储体解码器可以响应于从分组管理单元提供的存储体地址来选择多存储体存储器块的存储体。行解码器可以响应于从分组管理单元提供的行地址来选择多存储体存储器块的字线。列地址缓冲器可以锁存从分组管理单元提供的列地址。附加等待时间块可以响应于从分组管理单元提供的附加等待时间代码，来将从列地址缓冲器提供的列地址延迟一个时钟间隔。列解码器可以响应于从附加等待时间块提供的列地址来选择读出放大块的列。数据输出通道块可以向分组管理单元输出从读出放大块提供的读数据。数据输入通道块可以向读出放大块提供从分组管理单元提供的输入数据。命令解码器可以响应于从分组管理单元提供的命令来产生控制信号。

根据示例实施例，至少一个附加等待时间块可以是多个附加等待时间块。多个附加等待时间块可以配置用于响应于存储体解码器的选择信号，输入从分组管理单元提供的附加等待时间代码。

在示例实施例中，存储器系统可以包括存储器控制器和存储器件。存储器控制器可以传输包括附加等待时间代码的激活命令分组，并且可以传输读命令分组和写命令分组的至少一个。存储器件可以接收激活命令分组，将附加等待时间重设为通过包括在激活命令分组中的附加等待时间代码所规定的值，接收读命令分组和写命令分组的至少一个，并且在通过重设的附加等待时间所规定的时钟间隔延迟之后，执行读命令分组和写命令分组的至少一个。

在示例实施例中，一种控制存储器系统的方法，所述存储器系统可以包括：至少具有第一存储体和第二存储体的存储器件，以及具有可以存储读请求的读请求调度队列的存储器控制器，所述方法可以包括：控制读请求调度队列，使得如果针对第一存储体的第一和第二读请求和针对第二存储体的第三读请求连续地发生，可以通过向针对第一存储体的第一和第二读请求施加第一附加等待时间，以及通过向针对第二存储体的第三读请求施加第二附加等待时间，无缝地输出来自存储器件的数据。

根据示例实施例，第一和第二附加等待时间可以彼此不同。

根据示例实施例，可以按照与针对至少第一和第二存储体的相同一个的多个读请求的序列次序相应的输出序列次序，维持数据。

根据示例实施例，可以确定第一读请求是否将要与第二激活命令分组冲突。

根据示例实施例，如果第一读请求将要与第二激活命令分组冲突，可以向存储器件传输第一激活命令分组以设定第一附加等待时间。

根据示例实施例，可以确定是否存在针对第一存储体的存储体内读请求。

根据示例实施例，如果存在针对第一存储体的存储体内读请求，可以向存储器件传输第二激活命令分组以设定第二附加等待时间。

在示例实施例中，一种控制多存储体存储器件的方法可以包括：向存储器件传输具有附加等待时间代码的激活命令分组，使得在存储器件的相应存储体的激活状态期间，所述相应存储体可以具有恒定的等待时间；在存储器件的行到列延迟期间，向存储器件传输第一读命令分组；在存储器件的行到列延迟期间，向存储器件传输第二读命令分组；以及响应于第一和第二读命令分组，从存储器件接收第一和第二读数据。

在示例实施例中，一种控制存储器件的方法可以包括：输入第一激活命令，所述第一激活命令激活第一存储体，并且包括第一附加等待时间设定代码，以响应于第一附加等待时间代码来设定第一存储体的附加等待时间；输入关于第一存储体的第一读命令；输入关于第一存储体的第二读命令；输入第二激活命令，所述第二激活命令激活第二存储体，并且包括第二附加等待时间设定代码，以响应于第二附加等待时间代码来设定第二存储体的附加等待时间；响应于与第二激活命令的输入同时设定的附加等待时间，来执行第一读命令；响应于第一设定附加等待时间来执行第二读命令；输入关于第二存储体的第三读命令，以响应于第一设定附加等待时间来执行第三读命令；以及根据第一至第三读命令的执行序列，无缝地输出数据。

在示例实施例中，一种控制多存储体存储器件的方法可以包括：在每一个存储体的每一个激活时间段，重设多存储体存储器件的每一个存储体的附加等待时间，使得在每一个存储体的激活状态期间，相应存储体可以具有恒定的附加等待时间。

根据示例实施例，可以通过包括在激活命令分组中的附加等待时间代码来重设每一个存储体的附加等待时间。

根据示例实施例，在激活时间段期间，可以将重设的附加等待时间相等地施加到可能彼此不同的读命令。

在示例实施例中，一种存储有用于控制存储器件的程序代码的记录介质可以包括：第一程序代码段，可以用于向存储器件传输具有附加等待时间代码的激活命令分组，使得在相应存储体的激活状态期间，相应存储体具有恒定的等待时间；第二程序代码段，可以用于在存储器件的行到列延迟期间，向存储器件传输第一读命令分组；第三程序代码段，可以用于在存储器件的行到列延迟期间，向存储器件传输第二读命令分组；以及第四程序代码段，可以用于响应于第一和第二读命令分组，从存储器件读取第一和第二读数据。

附图说明

将参考附图描述示例实施例。

图1是说明传统的双数据率(DDR)同步动态随机存取存储器(SDRAM)的存取操作的时序图。

图2是说明传统的延后CAS操作的时序图。

图3是说明根据本发明的示例实施例的存储器系统的方框图。

图4是说明命令/地址(C/A)分组的示例实施例的图。

图5是说明根据本发明的示例实施例的存储器控制器的操作的流程图。

图6是说明根据本发明的示例实施例的存储器件的方框图。

图7是说明图6中示出的存储器件的操作的时序图。

具体实施方式

现在将参考附图对本发明进行更全面地描述示例实施例。然而可以以很多不同的形式实现示例实施例，并且不应该将示例实施例解释为受限于这里阐述的示例实施例。相反地，提供这些示例实施例使得该公开是全面且完整的，并且将更加全面地向本领域的普通技术人员传达本发明的范围。贯穿该申请，相同的数字代表相同的元件。

应该理解的是，尽管在这里可以使用术语第一、第二等来描述不同的元件，这些元件并不应该由这些术语所限定。这些术语仅用于将一个元件与另一个元件相区分。例如，在不背离本发明范围的情况下，可以将第一元件称作第二元件，并且类似地，将可以将第二元件称作第一元件。如这里所使用的，术语“和/或”包括一个或多个相关联列出的术语的任意和所有组合。

应该理解的是，当将一个元件称作与另一个元件“连接”或“耦接”时，可以将其与另一个元件直接连接或耦接，并且可以出现中间元件。相反，当将一个元件称作与另一个元件“直接连接”或“直接耦接”，不存在中间元件。用于描述元件之间的关系的其他词应该以类似的方式解释(例如“之间”对“直接之间”，“相邻的”对“直接相邻的”等)。

这里使用的术语仅用于描述特定示例实施例的目的，而不会限制本发明。如这里所使用的，单数形式还包括复数形式，除非上下文清楚地指出了其它情况。还应该理解的是，当这里使用术语“包括”时，明确指定了存在所声明的特征、整数、步骤、操作、元素、和/或组件，但是不排除存在或另外还有一个或多个其他特征、整数、步骤、操作、元素、组件、和/或其组合。

除非另外定义，这里使用的所有术语(包括技术和科学术语)具有由该示例实施例所属领域的技术人员通常所理解的相同意义。还应该理解的是，例如那些在常用字典中定义的术语，应该被解释为具有与在相关领域和本公开中的意义一致的含义，并且除非在此清楚地定义，否则不会被解释为理想化或过于刻板的理解。

图3是说明根据本发明的示例实施例的存储器系统的方框图。

参考图3，存储器系统可以包括存储器控制器100和存储器件200。存储器控制器可以包括读请求调度队列102。存储器控制器100可以响应于来自读请求调度队列102的读请求向存储器件200传输读命令。存储器控制器100和存储器件200可以彼此交换分组型数据。存储器控制器100可以经由下载总线104向存储器件200传输命令/地址(C/A)分组和/或写数据(WD)分组。存储器件200可以经由上载总线106向存储器控制器100传输读数据(RD)分组。存储器件200可以是多存储体同步存储器件，并且例如可以包括四个存储体。

如果针对第一存储体BANK1的第一和第二读请求和针对第二存储体BANK2的第三读请求连续地发生，存储器控制器100可以通过向针对第一存储体BANK1的第一和第二读请求施加第一附加等待时间，以及通过向针对第二存储体BANK2的第三读请求施加第二附加等待时间，来控制读请求调度队列102。第一和第二附加等待时间可以彼此不同。

图4是说明C/A分组的示例实施例的图。

参考图4，C/A分组可以具有6个比特和10个脉冲的尺寸。因此，60个比特的数据可以组成一个单位分组。第一列中的0P0至0P3代表操作命令字段，并且可以提供存储器件200的命令组合。4比特的命令字段可以提供16个命令组合。例如，每一个4比特命令字段代表用于双数据率(DDR)同步动态随机存取存储器(SDRAM)的普通命令之一，例如ACT、READ、WRITE、READ&APC、WRITE&APC、REF、ARF、SRF、PDM、MRS和NOP。第一和第二列中的CS0至CS2代表存储体字段。可以将3比特的存储体字段用于选择存储器模块的存储体，并且可以提供最多8个级别的存储体选择代码RANK0至RANK7。第二列中的BA0至BA3代表存储体地址字段，并且可以将最多16个存储体分配到存储体地址字段。第五列中的AL0至AL2代表附加等待时间字段。3比特的附加等待时间字段可以提供附加等待时间代码，用于在行存取选通脉冲到列存取选通脉冲(RAS-to-CAS)延迟时间之内将读命令提前(advancing)0至7个时钟。可以将第三和第四列中的A0至A10提供为行地址和列地址。可以将标记为“RFU”的区域提供用于将来使用，例如，作为保留区域或数据区域。因此，可以通过在每一个激活状态改变包括在激活命令分组中的附加等待时间代码，来控制每一个存储体的附加等待时间。

通过下载总线104传输的WD分组可以具有6个比特和10个脉冲的尺寸，所述尺寸是与C/A分组相同的尺寸。即使通过上载总线106传输的RD分组可能具有10个脉冲的固定尺寸，也可以通过改变总线线路的数目来不同地确定比特的数目。

图5是说明根据本发明的示例实施例的存储器控制器的操作的流程图。

参考图5，存储器控制器100可以检查命令的冲突(步骤S102)。例如，在DDR SDRAM中，可以在一个时钟时执行一个命令，但是不可以在一个时钟时执行两个命令。存储器控制器100可以检查在当前激活命令ACT1之后执行的读命令RC1与随后的激活命令ACT2之间的冲突。

如果预计命令冲突，计算当前附加等待时间AL1以便避免冲突(步骤S104)。例如，可以提前产生读命令，并且可以计算附加等待时间以通知提取多少产生读命令。可以通过本领域普通技术人员公知的任何公知算法来计算附加等待时间AL1。

如果预计没有命令冲突，可将当前附加等待时间AL1计算为“0”，例如基本值(步骤S106)。

可以将激活命令分组ACT1传输到存储器件200(步骤S108)，所述激活命令分组ACT1包括在操作S104或操作S106中产生为代码的已计算的附加等待时间AL1。可以在比命令冲突时间点提前已计算的附加等待时间AL1的时刻，产生当前读命令RC1，并且可以向存储器件200传输所述读命令RC1(步骤S110)。

存储器控制器100可以检查针对通过当前激活命令ACT1而激活的存储体BANK1的存储体内读请求(步骤S112)。如果在步骤S112中，读请求存在，可以提前已产生的附加等待时间AL1来产生存储体内读请求RC2分组，使得可以紧接着通过读命令RC1接收的第一数据D1而无缝地接收第二数据D2。例如，相对于已激活的存储体BANK1，可以提前AL1来产生RC1和RC2。可以向存储器件200传输存储体内读命令RC2(步骤S114)。

存储器控制器100可以计算第二附加等待时间AL2，使得可以紧接着通过存储体内读命令RC2接收的数据D2而无缝地接收第三数据D3(步骤S116)。如果在步骤S112中，存储体内读请求不存在，存储器控制器100可以计算第二附加等待时间AL2为“0”，例如，基本值(步骤S118)。

存储器控制器100可以传输包括在操作S116或操作S118中产生为代码的第二附加等待时间AL2的第二激活命令分组ACT2(步骤S120)。存储器控制器100可以在RAS-to-CAS延迟时间之后产生第三读命令分组RC3，并且存储器控制器100可以向存储器件200传输第三读命令分组RC3(步骤S122)。存储器控制器100可以在第一读命令RC1的列等待时间(CL)之后，连续地从存储器件200接收第一至第三数据D1至D3(步骤S124)。

根据示例实施例，存储器控制器100可以包括可以存储用于控制存储器件200的程序代码的记录介质。程序代码可以指示存储器控制器100执行图5中说明的步骤。

图6是说明根据本发明的示例实施例的存储器件的方框图。

参考图6，存储器件200可以包括分组管理单元202和存储器单元204。分组管理单元202可以经由下载总线104和上载总线106与存储器控制器100相连。分组管理单元202可以接收C/A分组和WD分组，并且可以传输RD分组。分组管理单元202可以以列为单位多路复用下载分组，然后可以向存储器单元204传输命令、存储体地址、行地址、列地址、附加等待时间控制信号、写数据等。分组管理单元202可以解复用从存储器单元204读取的数据，并且可以产生已读取的数据分组。

存储器单元204可以具有DDR同步多存储体存储器体系结构。例如，存储器单元204可以包括多存储体存储器块210、读出放大块212、存储体解码器214、行解码器216、附加等待时间控制单元218、列解码器220、输入/输出(I/O)门224、输入数据寄存器226、输出数据寄存器228、模式寄存器230、列等待时间/脉冲串长度控制单元232、和/或命令解码器234。

命令解码器234可以从分组管理单元202接收命令CMD和/或地址ADDR，以产生用于与存储器时钟信号MCLK同步地控制每一个单元的控制信号。

存储体解码器214可以接收存储体地址BANK ADDR以产生用于激活选定存储体的存储体控制信号。可以将已产生的存储体控制信号提供给行解码器216、附加等待时间控制单元218、和/或列解码器220。行解码器216可以接收行地址ROW ADDR以激活存储器块210的选定字线。

可以将列地址COL ADDR经由附加等待时间控制单元218提供给列解码器220。因此，当通过附加等待时间控制单元218时，可以将列地址COL ADDR延迟附加等待时间的时钟间隔，然后将列地址COL ADDR提供给列解码器220。

附加等待时间控制单元218可以响应于从分组管理单元202提供的附加等待时间控制信号ALi，在每个激活状态时重设延迟时钟间隔。如果附加等待时间代码对应于“0”，可以将列地址COL ADDR没有延迟地提供给列解码器220。如果附加等待时间代码对应于“3”，可以在三个时钟延迟之后将列地址COL ADDR提供给列解码器220。

I/O门224可以包括逻辑电路，例如列的门阵列、读数据锁存器、写驱动器、预取电路、数据线多路复用器等。I/O门224可以响应于列解码器220的解码信号来选择每一个存储体的特定列。在写操作模式中，I/O门224可以从输入寄存器226向读出放大块212提供写数据。在读操作模式中，I/O门224可以从读出放大块212向输出数据寄存器228提供读数据。

模式寄存器230可以存储地址，并且可以向列等待时间/脉冲串长度控制单元232提供已存储的模式寄存器设定值。列等待时间/脉冲串长度控制单元232可以向列解码器220提供基于模式寄存器设定值的列等待时间/脉冲串长度控制信号，以控制列等待时间/脉冲串长度。

图7是说明图6中示出的存储器件的操作的时序图。例如，可以将tRCD设定为4个时钟间隔，可以将列等待时间设定为4个时钟间隔，并且可以将脉冲串长度设定为4。

参考图7，分组管理单元202可以接收激活命令和地址分组。分组管理单元202可以在T0时产生激活命令ACT1，以向存储器单元204提供激活命令ACT1。命令解码器234可以响应于存储器时钟信号MCLK来产生激活控制信号。分组管理单元202可以向存储体解码器214提供存储体地址BANK ADDR，并且向行解码器216提供行地址ROW ADDR。分组管理单元202可以向附加等待时间控制单元218提供第一附加等待时间控制信号AL1，以将附加等待时间控制单元218设定为三个时钟延迟的状态。

分组管理单元202可以在一个时钟之后接收读命令和地址分组，并且可以在T1时产生第一读命令RC1，以及向存储器单元204提供第一读命令RC1。可以通过与BANK1相对应的附加等待时间控制单元218锁存从分组管理单元202提供的列地址COL ADDR，并且可以在三个时钟延迟之后将列地址COL ADDR提供给列解码器220。

分组管理单元202可以接收存储体内读命令以及地址分组，并且可以产生第二读命令RC2，例如在T3时的BANK1内读命令，并且可以向存储器单元204提供第二读命令RC2。可以通过与BANK1相对应的附加等待时间控制单元218锁存从分组管理单元202提供的针对BANK1的读操作的列地址，并且可以在三个时钟延迟之后将所述列地址提供给列解码器220。

分组管理单元202可以接收激活命令和地址分组，并且可以在T4时产生第二激活命令ACT2，并且可以向存储器单元204提供第二激活命令ACT2。分组管理单元202可以向存储体解码器214提供存储体地址BANK ADDR，并且向行解码器216提供行地址ROW ADDR。分组管理单元202可以向与BANK2相对应的附加等待时间控制单元218提供第二附加等待时间控制信号AL2，并且可以将附加等待时间控制单元218设定为0时钟延迟状态。

在从T1起的三个时钟延迟之后的T4时，可以将与第一读命令RC1相对应的列地址提供给列解码器220，并且可以执行第一延后读操作P-RC1。

在从T4起的两个时钟延迟之后的T6时，可以将与第二读命令RC2相对应的列地址提供给列解码器220，并且可以执行第二延后读操作P-RC2。

在T8时，分组管理单元202可以向存储器单元204提供第三读命令RC3。可以将针对BANK2的列地址通过被设定为零时钟延迟状态的附加等待时间控制单元218，没有延迟地提供给列解码器220，并且可以根据相对于第三读命令RC3的延迟来执行第三延后读操作P-RC3。

另外，在T8时，在BANK1的4个时钟的列等待时间之后，可以输出脉冲串长度为4的第一数据D1。在T10时，可以输出紧接着第一数据D1的第二数据D2，以及在T12时，可以输出紧接着第二数据D2的第三数据D3。

如图7中所示，可以连续地且无缝地输出第一至第三数据D1至D3。另外，因为在每个激活操作时重设附加等待时间而没有MRS操作，可以充分地确保用于改变附加等待时间的时间裕度。

如上所述，根据本发明的示例实施例的用于控制多存储体存储器件的存储器系统，可以通过消除MRS存取时间来增加操作速度，因为可以在每个激活命令执行时改变附加等待时间，以避免通过MRS命令预先设定附加等待时间。另外，可以容易地设计存储器系统，因为可以通过控制附加等待时间，以先进先出(FIFO)方法来控制命令队列。

尽管已经详细描述了本发明的示例实施例及其优点，但应该理解的是，在不脱离本发明范围的情况下，可以进行各种改变、替换和变换。

Claims (23)

1.一种存储器系统，包括：

存储器件，至少包括第一存储体和第二存储体；

存储器控制器，包括存储读请求的读请求调度队列，所述控制器配置用于控制读请求调度队列，使得如果针对第一存储体的第一和第二读请求和针对第二存储体的第三读请求连续地发生，通过向针对第一存储体的第一和第二读请求施加第一附加等待时间，以及通过向针对第二存储体的第三读请求施加第二附加等待时间，无缝地输出来自存储器件的数据。

2.如权利要求1所述的存储器系统，其中，第一和第二附加等待时间彼此不同。

3.如权利要求1所述的存储器系统，其中，按照与针对至少第一和第二存储体的相同一个的多个读请求的序列次序相应的输出序列次序，维持数据。

4.如权利要求1所述的存储器系统，其中，将存储器控制器配置用于确定第一读请求是否将要与第二激活命令分组冲突。

5.如权利要求4所述的存储器系统，其中，如果第一读请求将要与第二激活命令分组冲突，将存储器控制器配置用于向存储器件传输第一激活命令分组，以设定第一附加等待时间。

6.如权利要求1所述的存储器系统，其中，将存储器控制器配置用于确定是否存在针对第一存储体的存储体内读请求。

7.如权利要求6所述的存储器系统，其中，如果存在针对第一存储体的存储体内读请求，将存储器控制器配置用于向存储器件传输第二激活命令分组，以设定第二附加等待时间。

8.一种存储器件，包括：

分组管理单元，配置用于接收命令/地址(CA)分组和写数据分组，并且配置用于传输读数据分组；

多存储体存储器块；

读出放大块，配置用于对输入/输出单元数据进行读出放大；

存储体解码器，配置用于响应于从分组管理单元提供的存储体地址来选择多存储体存储器块的存储体；

行解码器，配置用于响应于从分组管理单元提供的行地址来选择多存储体存储器块的字线；

列地址缓冲器，配置用于锁存从分组管理单元提供的列地址；

至少一个附加等待时间块，配置用于响应于从分组管理单元提供的附加等待时间代码，将从列地址缓冲器提供的列地址延迟一时钟间隔；

列解码器，配置用于响应于从附加等待时间块提供的列地址来选择读出放大块的列；

数据输出通道块，配置用于向分组管理单元输出从读出放大块提供的读数据；

数据输入通道块，配置用于向读出放大块提供从分组管理单元提供的输入数据；以及

命令解码器，配置用于响应于从分组管理单元提供的命令来产生控制信号。

9.如权利要求8所述的存储器件，其中，至少一个附加等待时间块是多个附加等待时间块，以及所述多个附加等待时间块配置用于响应于存储体解码器的选择信号，输入从分组管理单元提供的附加等待时间代码。

10.一种存储器系统，包括：

存储器控制器，配置用于传输包括附加等待时间代码的激活命令分组，并且传输读命令分组和写命令分组的至少一个；以及

存储器件，配置用于接收激活命令分组，将附加等待时间重设为通过包括在激活命令分组中的附加等待时间代码所规定的值，接收读命令分组和写命令分组的至少一个，并且在通过重设的附加等待时间所规定的时钟间隔延迟之后，执行读命令分组和写命令分组的至少一个。

11.一种控制存储器系统的方法，所述存储器系统至少包括：至少具有第一存储体和第二存储体的存储器件；以及包括存储读请求的读请求调度队列的存储器控制器，所述方法包括：

控制读请求调度队列，使得如果针对第一存储体的第一和第二读请求和针对第二存储体的第三读请求连续地发生，通过向针对第一存储体的第一和第二读请求施加第一附加等待时间，以及通过向针对第二存储体的第三读请求施加第二附加等待时间，无缝地输出来自存储器件的数据。

12.如权利要求11所述的方法，其中，第一和第二附加等待时间彼此不同。

13.如权利要求11所述的方法，其中，按照与针对至少第一和第二存储体的相同一个的多个读请求的序列次序相应的输出序列次序，维持数据。

14.如权利要求11所述的方法，其中，确定第一读请求是否将要与第二激活命令分组冲突。

15.如权利要求14所述的方法，其中，如果第一读请求将要与第二激活命令分组冲突，向存储器件传输第一激活命令分组以设定第一附加等待时间。

16.如权利要求11所述的方法，其中，确定是否存在针对第一存储体的存储体内读请求。

17.如权利要求16所述的方法，其中，如果存在针对第一存储体的存储体内读请求，向存储器件传输第二激活命令分组以设定第二附加等待时间。

18.一种控制多存储体存储器件的方法，包括：

向存储器件传输具有附加等待时间代码的激活命令分组，使得在存储器件的相应存储体的激活状态期间，所述相应存储体具有恒定的等待时间；

在存储器件的行到列延迟期间，向存储器件传输第一读命令分组；

在存储器件的行到列延迟期间，向存储器件传输第二读命令分组；以及

响应于第一和第二读命令分组，从存储器件接收第一和第二读数据。

19.一种操作多存储体存储器件的方法，包括：

输入第一激活命令，所述第一激活命令激活存储器件的第一存储体，并且包括第一附加等待时间设定代码，以响应于第一附加等待时间代码来设定第一存储体的附加等待时间；

输入关于第一存储体的第一读命令；

输入关于第一存储体的第二读命令；

输入第二激活命令，所述第二激活命令激活存储器件的第二存储体，并且包括第二附加等待时间设定代码，以响应于第二附加等待时间代码来设定第二存储体的附加等待时间；

响应于与第二激活命令的输入同时设定的附加等待时间，来执行第一读命令；

响应于第一设定附加等待时间来执行第二读命令；

输入关于第二存储体的第三读命令，以响应于第一设定附加等待时间来执行第三读命令；以及

根据第一至第三读命令的执行序列，无缝地输出数据。

20.一种控制多存储体存储器件的方法，包括：

在每一个存储体的每一个激活时间段，重设多存储体存储器件的每一个存储体的附加等待时间，使得在每一个存储体的激活状态期间，相应存储体具有恒定的附加等待时间。

21.如权利要求20所述的方法，其中，通过包括在激活命令分组中的附加等待时间代码来重设每一个存储体的附加等待时间。

22.如权利要求20所述的方法，其中，在激活时间段期间，将重设的附加等待时间相等地施加到彼此不同的读命令。

23.一种记录介质，存储有用于控制存储器件的程序代码，包括：

第一程序代码段，用于向存储器件传输具有附加等待时间代码的激活命令分组，使得在相应存储体的激活状态期间，相应存储体具有恒定的等待时间；

第二程序代码段，用于在存储器件的行到列延迟期间，向存储器件传输第一读命令分组；

第三程序代码段，用于在存储器件的行到列延迟期间，向存储器件传输第二读命令分组；以及

第四程序代码段，用于响应于第一和第二读命令分组，从存储器件读取第一和第二读数据。

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