CN1960174A - 差动放大器及半导体电路 - Google Patents

Abstract

本发明提供差动放大器及半导体电路，该差动放大器包括一差动输入级、一第一至第四定电流源、一第一电阻性组件、电流折叠组件。差动放大器由于其架构可以将输入电压间的差异转换成差动对(differential pair)中晶体管间的源极电压差，以产生一电流通过第一电阻性组件，由此产生两个电流。电流折叠组件再将前述两个电流进行折叠，以产生一输出电压。

Description

差动放大器及半导体电路

技术领域

本发明有关于一种差动放大器及半导体电路。

背景技术

差动放大器广泛地用于模拟电路与数字电路中，用于两信号之间，以放大两输入信号间的电压差。理想的是，差动放大器只会放大两输入信号间的电压差，并同时滤除共模输入的改变(common-mode input changes)，例如噪声。因此，差动放大器都出现于包含噪声的信号的电路应用中。举例而言，传输于一条长缆线中的数字信号将会于信号传输过程中带有各式各样的噪声信号。差动放大器即用以滤除这些噪声信号，并同时放大数字信号，以回复成原始的信号。

不幸的是，传统差动放大器出现了许多缺点。举例而言，全差动放大器电路的线性操作区时常会受到限制，因此差动放大器电路只能接收一较窄范围的输入电压，以产生线性输出。假使输入电压超出其操作范围之外，差动放大器电路就会产生非线性输出。

此外，传统差动放大器的增益会随着温度的改变而变化，这是由于差动放大器中每个晶体管的基极-射极电压对于温度是十分敏感的。由于基极-射极电压会影响一个晶体管的转导(transconductance)，所以当温度产生变化时，差动放大器的增益就无法保持固定或维持线性。因此，在此状况下，传统差动放大器的增益就会因为温度变化，而无法保持准确。

再者，传统差动放大器在于低电流或低电压应用中会无法提供足够增益。举例而言，此种高速模拟或数字电路通常使用低电压/及或低电流进行高速操作，并同时减少由于尺寸持续缩小所衍生的电力需求。所以在低电流及/或低电压的操作下，传统差动放大器将无法提供足够的增益而在于高速应用中正常地动作。

发明内容

本发明提供一种具有准确线性增益的差动放大器。

本发明还提供一种具有准确线性增益的半导体电路。

一种差动放大器，包括一差动输入级，包括一第一晶体管耦接于一第一、第二节点之间，以及一第二晶体管耦接于一第三、第四节点之间，其中第一、第二晶体管的控制端用以接收一输入信号；一第一至第四定电流源(fixedcurrent sources)，分别耦接于第一节点与一第一电压源之间、第三节点与第一电压源之间、第二节点与一第二电压源之间以及第四节点与第二电压源之间；一第一电阻性组件耦接于第二与第四节点之间；以及一电流折叠组件(current-folding element)，用以输出一输出信号。电流折叠组件包括一第三晶体管，具有一第一端耦接至第一电压源、一第二端耦接至第二节点以及一控制端耦接至第一节点；一第四晶体管，具有一第一端耦接第一电压源、一第二端耦接第四节点以及一控制端耦接第三节点；一第五晶体管，具有一第一端耦接第一电压源、一第二端耦接一第五节点以及一控制端耦接第一节点；以及一第六晶体管，具有一第一端耦接第一电压源、一第二端耦接一第六节点以及一控制端耦接第三节点。

本发明也提供一种半导体电路，包括一差动输入级，包括一第一晶体管耦接于一第一、第二节点之间，以及一第二晶体管耦接于一第三、第二节点之间，其中第一、第二晶体管的控制端用以接收一输入信号；一第一至第四定电流源，分别耦接于第一节点与一第一电压源之间、第三节点与第一电压源之间、第二节点与一第二电压源之间以及第四节点与第二电压源之间；一第一电阻性组件耦接于第二与第四节点之间；以及一电流折叠组件，用以输出一输出信号。电流折叠组件包括一第三晶体管，具有一第一端耦接至第一电压源、一第二端耦接至第二节点以及一控制端耦接至第一节点；一第四晶体管，具有一第一端耦接第一电压源、一第二端耦接第四节点以及一控制端耦接第三节点；一第五晶体管，具有一第一端耦接第一电压源、一第二端耦接一第五节点以及一控制端耦接第一节点；以及一第六晶体管，具有一第一端耦接第一电压源、一第二端耦接一第六节点以及一控制端耦接第三节点，其中第三至第六晶体管具有相同的尺寸。

附图说明

图1为本发明差动放大器的一实施例的示意图。

图2a为晶体管的一实施例的示意图。

图2b为晶体管的另一实施例的示意图。

图3表示电流折叠组件中晶体管间的尺寸与差动收大器的增益关系。

图4为差动放大器于不同制造工艺的仿真结果。

主要组件符号说明

100：差动放大器；

101-104：固定电流源；

R1、R2a与R2b：电阻性组件；

Vi+、Vi-：输入电压；

M1-M6：晶体管；

N1-N5：节点；

Ir1、I1-I4、Im3-Im6：电流；

Vdd：正电源电压；

Vss：负电源电压；

Vo+、Vo-：输出电压。

具体实施方式

图1为本发明差动放大器的一实施例的示意图。如图所示，差动放大器100包括一差动输入级(Differential Input Stage)、四个固定电流源(FixedCurrent Source)101-104、电阻性组件(以下简称为电阻R1、R2a与R2b)，以及一电流折叠组件(Current-Folding Element)。在本发明中，差动放大器100由于其结构的关系，用以将输入电压Vi+与Vi-之间的差异转换成晶体管M1与M2的源极电压(节点N2与N4)间的电压差，因此会产生电流Ir1流往电阻R1，使得分别流经晶体管M3与M4电流Im3与Im4会因此被调整。由于晶体管M3-M6的源极耦接至正电源电压Vdd，晶体管M3与M5的栅极耦接在一起，晶体管M4与M6的栅极耦接在一起，所以分别通过晶体管M3与M4的电流Im3与Im4会分别由晶体管M5与M6折叠成电流Im5与Im6，以线性地控制差动放大器100的增益。以下说明差动放大器100的动作与结构。

差动输入级包括由晶体管M1与M2组成的差动对(differential pair)，用以接收差动输入电压Vi+与Vi-。晶体管M1与M2最好为MOS晶体管，各包括一漏极、一源极与一栅极。晶体管M1与M2的栅极分别接受差动输入电压Vi+与Vi-。晶体管M1的漏极与源极分别耦接至节点N1与N2，而晶体管M2的漏极与源极分别耦接至节点N3与N4。

电阻R1耦接于第二节点N2与第四节点N4之间，电阻R2a与R2b分别耦接于第五节点N5与负电源电压Vss之间与第六节点N6与负电源电压Vss之间。此外，电阻R1、R2a与R2b最好为相同制造工艺、相同参数所形成的电阻，并且电阻R2a与R2b相互地匹配。举例而言，电阻R2a与R2b都有N倍于电阻R1的阻值，其中N＞1。在某些实施例中，电阻R1、R2a与R2b可为可变电阻。

电流折叠组件包括晶体管M3-M6，用以输出电压Vo+与Vo-。晶体管M3-M6最好为MOS晶体管，各包括一漏极、一源极与一栅极。晶体管M3具有一源极耦接至正电源电压Vdd、一漏极耦接第二节点N2，以及一栅极耦接第一节点N1。晶体管M4具有一源极耦接至正电源电压Vdd、一漏极耦接第四节点N4，以及一栅极耦接第三节点N3。晶体管M5具有一源极耦接至正电源电压Vdd、一漏极耦接第五节点N5，以及一栅极耦接第一节点N1。晶体管M6具有一源极耦接至正电源电压Vdd、一漏极耦接第六节点N6，以及一栅极耦接第三节点N3。

固定电流源101耦接于第一节点N1与正电源电压Vdd之间，用以将通过晶体管M1的电流箝制在电流I1。固定电流源102耦接于第三节点N3与正电源电压Vdd之间，用以将通过晶体管M2的电流箝制在电流I2。固定电流源103耦接于第二节点N2与负电源电压Vss之间，用以在电压Vi+与Vi-之间没有电压差时，将通过晶体管M1与M3的电流箝制在电流I3。固定电流源104耦接于第四节点N4与负电源电压Vss之间，用以在电压Vi+与Vi-之间没有电压差时，将通过晶体管M2与M4的电流箝制在电流I4。

在本实施例中，差动放大器100为对称型配置，换言之，晶体管M1与M2为相互匹配的晶体管，具有大体上相同的尺寸，晶体管M3与M4也为相互匹配的晶体管，具有大体上相同的尺寸，晶体管M5与M6也为相互匹配的晶体管，具有大体上相同的尺寸。此外，晶体管M5与M6的尺寸为K倍于晶体管M3与M4的尺寸，其中K＞1。固定电流源101与102为匹配的电流源，用以使得电流I1与I2会相等，而固定电流源103与104也为匹配的电流源，用以使得电流I3与I4相等，但电流I3与I4会大于电流I1与I2。

由于并不会有电流流经晶体管M3的栅极，所以通过晶体管M1的电流会被固定电流源101箝制在电流I1，因此在电压Vi+与Vi-之间没有电压差时，将通过晶体管M3的电流Im3与电流I1的总合将会被固定电流源103箝制在电流I3。同样地，由于并不会有电流流经晶体管M4的栅极，所以通过晶体管M2的电流会被固定电流源102箝制在电流I2，因此在电压Vi+与Vi-之间没有电压差时，将通过晶体管M4的电流Im4与电流I2的总合将会被固定电流源104箝制在电流I4。在图1中，电流Im3与Im4的箭头方向仅为范例。假设电流Im3以相反方向流动，则表示电流Im3为负值。同样地，若电流Im4以相反方向流动，则表示电流Im4为负值。再者，电流Ir1也可为正值(以图1所示方向)或负值(于相反方向)。

根据下列方程式，由于固定电流源101-104的电流箝制，所以晶体管M1与M2的栅极上的电压变化，将会导其漏极上的电压变化。

$I=K\left(\frac{W}{L}\right){[\mathrm{Vgs}-\mathrm{Vt}]}^2$

其中，K为制造工艺参数、W为信道宽度、L为信道长度、Vgs为晶体管栅源极电压，而Vt为晶体管临界电压。

举例而言，在电压Vi+降低时，晶体管M1的源极电压V2会降低以维持固定电流源101与103所箝制的电流。当在电压Vi+升高时，晶体管M1的源极电压V2也会升高以维持固定电流源101与103所箝制的电流。同样地，于电压Vi-降低时，晶体管M2的源极电压V4会降低以维持固定电流源102与104所箝制的电流。当在电压Vi-升高时，晶体管M2的源极电压V4也会升高以维持固定电流源102与104所箝制的电流。

因此，节点N2与N4上的电压V2与V4可分别由输入电压Vi+与Vi-来调整，再者电压V2与V4可分别表示成V2＝V_i+-Vgs1与V4＝V_i--Vgs2，其中Vgs1为晶体管M1的栅源极电压，而Vgs2为晶体管M2的栅源极电压。

由于晶体管M1与M2相互地匹配，所以Vgs1＝Vgs2，因此差动输入电压Vi+与Vi-的输入电压差可表示为

V_i+-V_i-＝V2-V4

V2-V4＝Ir1×R1

V_i+-V_i-＝Ir1×R1

换言之，差动输入电压Vi+与Vi-的输入电压差会产生电流Ir1流往电阻R1。

由于固定电流源101-104的电流箝制，电流Im3与Im4由通过电阻R1的电流Ir1来调整。

举例而言，当电压V2高于电压V4时，电流It1会由节点N2流往节点N4，且同时电流Im3会增加，而电流Im4会减少。反言之，当电压V4高于电压V2时，电流Ir1会由节点N4流往节点N2，且同时电流Im4会增加，而电流Im3会减少。电流(Im3+I1)与I3间的电流差即为电流It1，并且电流Ir1、Im4与I2的总和即为固定电流源104所提供的电流I4，并且电流Ir1大小应为电流Im3与电流Im4间的差值的一半。

由于电流Im3与Im4都会随着电流Ir1变化，因此晶体管M3与M4的栅极电压都可根据下列式子调整。

$I=K\left(\frac{W}{L}\right){[\mathrm{Vgs}-\mathrm{Vt}]}^2$

其中，K为制造工艺参数、W为信道宽度、L为信道长度、Vgs为晶体管栅源极电压，而Vt为晶体管临界电压。

举例而言，由于晶体管M3的源极电耦接至正电源电压Vdd，所以当电流Im3增加时，晶体管M3的栅极上的电压V1也会升高以便提供电流Im3。由于晶体管M4的源极电耦接至正电源电压Vdd，所以当电流Im4减少时，晶体管M4的栅极上的电压V3也会降低以便提供电流Im4。反言之，当电流Im3减少时，晶体管M3的栅极上的电压V1也会降低以便提供电流Im3。当电流Im4增加时，晶体管M4的栅极上的电压V3也会升高以便提供电流Im4。

在此实施例中，晶体管M3-M6的源极都耦接至正电源电压Vdd，晶体管M3与M5的栅极耦接至节点N1，晶体管M4与M6的栅极耦接至节点N3。由于晶体管M5与M6相互地匹配，且尺寸为晶体管M3与M4的X倍，因此电流Im5与Im6可分别表示成

Im5＝XIm3

Im6＝XIm4

因此，节点N5与N6上的输出电压Vo+与Vo-可分别表示成

V_o+＝Im5×R2a＝XIm3×R2a

V_o-＝Im6×R2b＝XIm4×R2a

所以，输出电压Vo+与Vo-间的电压差表示成

V_o+-V_o-＝Im5×R2a-Im6×R2b＝R2a×X(Im3-Im4)

其中，由于电阻R2a与R2b相互地匹配，所以其具有相同的电阻值并可表示成R2。

因此，差动放大器100的增益可表示成

$8\mathrm{ain}=\frac{\mathrm{Vout}}{\mathrm{Vin}}=\frac{V_{o+}-V_{o-}}{V_{i+}-V_{i-}}$

$=\frac{R2\×X(\mathrm{Im}3-\mathrm{Im}4)}{\mathrm{Ir}1\×R1}$

由于通过电阻R1的电流Ir1可视为通过晶体管M3与M4的电流Im3与Im4的一半，所以差动放大器100的增益可改写成

$8\mathrm{ain}=\frac{R2\×X(\mathrm{Im}3-\mathrm{Im}4)}{\frac{1}{2}(\mathrm{Im}3-\mathrm{Im}4)\×R1}$

$=2X\frac{R2}{R1}$

因此，差动放大器100的增益与电阻R1、R2a与R2b的大小关系以及晶体管M3(M4)与M5(M6)的尺寸关系有关，而与晶体管M1-M6临界电压以及制造工艺变异无关。再者，若晶体管M5和M6与晶体管M3和M4相互地匹配，此时增益仅与电阻值相关。换言之，差动放大器100可以被线性且准确地控制。

在本发明中，晶体管M1～M6也可以为双载子接面晶体管(BJT)，但最好为金属氧化物半导体(MOS)晶体管。一般而言，MOS晶体管可具有多个指状物，并如同图2a及图2b的方式来实现。举例而言，若晶体管M5与M6的尺寸为晶体管M3与M4的两倍，晶体管M3与M4都具有90个指状物(finger)，则晶体管M5与M6都具有180个指状物。

图3表示电流折叠组件中晶体管间的尺寸与差动收大器的增益关系。图4为差动放大器于不同制造工艺，例如SS corner process、TT corner process与FF corner process，的仿真结果。于此实施例中，电阻R1与R2相同，m1表示晶体管M3与M4的指状物的数目，而m2表示晶体管M5与M6的指状物的数目且可以被4位码或数字码(thermo code)调整。

如图所示，差动放大器100的增益可以由调整晶体管M5与M6的指状物的数目m2来调整。举例而言，当4位码为0111时，m2为180而增益为6.02dB；当4位码为1000时，m2为182而增益为6.12dB；当4位码为1001时，m2为184而增益为6.21dB，依此类推。换言之，当晶体管M5与M6的指状物的数目m2随着4位码增加两个指状物，差动放大器的增益就会增加0.1dB。反过来说，当4位码为0110时，m2为178而增益为5.92dB；当4位码为0101时，m2为176而增益为5.83dB；当4位码为0100时，m2为174而增益为5.73dB，依此类推。换言之，当晶体管M5与M6的指状物的数目m2随着4位码减少两个指状物，差动放大器的增益就会减少0.1dB。由此可知，本发明可根据4位码调整晶体管M5与M6的指状物的数目，以线性地且准确地控制差动放大器的增益。

4位码也可以转换成对应对数字码(thermo codes)来调整晶体管M5与M6的指状物的数目，使得差动放大器的增益可以线性地且准确地被控制。

由于差动放大器的增益仅与电阻间的大小和晶体管间的尺寸有关，因此本发明可以由4位码或数字码(thermo codes)来调整晶体管M5与M6尺寸(指状物的数目)进行较准确性的调整或由调整电阻R1与R2间的电阻差来进行较大倍率的调整。

由于晶体管M5(或M6)与正电源电压Vdd之间或电阻R2a(或R2b)与负电源电压Vss之间没有设置二极管或晶体管，因此本发明的差动放大器的输出电压的动态范围可位于Vdd-Vt与Vss之间。当输出电压的动态范围增加，差动放大器就可以接收较广范围的输入电压Vi+与Vi-，以产生线性输出。换言之，本发明的差动放大器够在广泛输入范围内具有大又准确的线性增益。

再者，本发明的差动放大器100由于其高线性度、输出电压的动态范围大以及广泛输入范围，也可以作为一缓冲器(buffer)来用。当本发明的差动放大器100作为一缓冲器时，除了晶体管M3-M6必须具有相同的尺寸，并且其增益为1之外，所有的动作与结构与作为前述差动放大器时相同。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟知技艺者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当权利要求所界定者为准。

Claims (19)

1.一种差动放大器，包括：

一差动输入级，包括一第一晶体管耦接于一第一、第二节点之间，以及一第二晶体管耦接于一第三、第四节点之间，其中上述第一、第二晶体管的控制端用以接收一输入信号；

一第一至第四定电流源，分别耦接于上述第一节点与一第一电压源之间、上述第三节点与上述第一电压源之间、上述第二节点与一第二电压源之间以及上述第四节点与上述第二电压源之间；

一第一电阻性组件耦接于上述第二与第四节点之间；以及

一电流折叠组件，用以输出一输出信号，所述电流折叠组件包括：一第三晶体管，具有一第一端耦接至上述第一电压源、一第二端耦接至上述第二节点以及一控制端耦接至上述第一节点；一第四晶体管，具有一第一端耦接上述第一电压源、一第二端耦接上述第四节点以及一控制端耦接上述第三节点；一第五晶体管，具有一第一端耦接上述第一电压源、一第二端耦接一第五节点以及一控制端耦接上述第一节点；以及一第六晶体管，具有一第一端耦接上述第一电压源、一第二端耦接一第六节点以及一控制端耦接上述第三节点。

2.如权利要求1所述的差动放大器，其特征在于，更包括一第二电阻性组件耦接于上述第五节点、上述第六节点与上述第二电压源之间。

3.如权利要求1所述的差动放大器，其特征在于，上述第一至第六晶体管为金属氧化物半导体晶体管。

4.如权利要求1所述的差动放大器，其特征在于，上述第一与第二晶体管为NMOS晶体管，而上述第三至第六晶体管为PMOS晶体管。

5.如权利要求1所述的差动放大器，其特征在于，上述第一至第六晶体管为双载子接面晶体管。

6.如权利要求1所述的差动放大器，其特征在于，上述第五与第六晶体管的尺寸大于上述第三、第四晶体管的尺寸，并且上述差动放大器的增益由修改上述第五晶体管与第三晶体管间的尺寸比来调整。

7.如权利要求1所述的差动放大器，其特征在于，上述第五与第六晶体管都具有一第一既定数量的指状物，且上述第三与第四晶体管都具有一第二既定数量的指状物，上述差动放大器的增益由修改上述第一、第二既定数量的指状物来调整。

8.如权利要求2所述的差动放大器，其特征在于，上述第一及第二电阻性组件为可变电阻。

9.如权利要求2所述的差动放大器，其特征在于，上述输入级根据上述输入信号，于上述第二、第四节点之间产生一第一电压差，以产生一第一电流通过上述第一电阻性组件。

10.如权利要求9所述的差动放大器，其特征在于，根据上述第一电流，上述第一、第三节点之间产生一第二电压差，使得上述第五、第六晶体管会产生一第二电流流往上述第二电阻性组件，以便产生上述输出信号。

11.一种半导体电路，包括；

一差动输入级，包括一第一晶体管耦接于一第一、第二节点之间，以及一第二晶体管耦接于一第三、第四节点之间，其中上述第一、第二晶体管的控制端用以接收一输入信号；

一第一至第四定电流源，分别耦接于上述第一节点与一第一电压源之间、上述第三节点与上述第一电压源之间、上述第二节点与一第二电压源之间以及上述第四节点与上述第二电压源之间；

一第一电阻性组件耦接于上述第二与第四节点之间；以及

一电流折叠组件，用以输出一输出信号，该电流折叠组件包括：一第三晶体管，具有一第一端耦接至上述第一电压源、一第二端耦接至上述第二节点以及一控制端耦接至上述第一节点；一第四晶体管，具有一第一端耦接上述第一电压源、一第二端耦接上述第四节点以及一控制端耦接上述第三节点；一第五晶体管，具有一第一端耦接上述第一电压源、一第二端耦接一第五节点以及一控制端耦接上述第一节点；以及一第六晶体管，具有一第一端耦接上述第一电压源、一第二端耦接一第六节点以及一控制端耦接上述第三节点，其中上述第三至第六晶体管具有相同的尺寸。

12.如权利要求11所述的半导体电路，其特征在于，上述半导体电路为一缓冲器电路。

13.如权利要求11所述的半导体电路，其特征在于，更包括一第二电阻性组件耦接于上述第五晶体管、上述第六晶体管与上述第二电压源之间。

14.如权利要求11所述的半导体电路，其特征在于，上述第一至第六晶体管为金属氧化物半导体晶体管。

15.如权利要求11所述的半导体电路，其特征在于，上述第一与第二晶体管为NMOS晶体管，而上述第三至第六晶体管为PMOS晶体管。

16.如权利要求11所述的半导体电路，其特征在于，上述第一至第六晶体管为双载子接面晶体管。

17.如权利要求13所述的半导体电路，其特征在于，上述第一及第二电阻性组件为可变电阻。

18.如权利要求13所述的半导体电路，其特征在于，上述输入级根据上述输入信号，于上述第二、第四节点之间产生一第一电压差，以产生一第一电流通过上述第一电阻性组件。

19.如权利要求18所述的半导体电路，其特征在于，根据上述第一电流，上述第一、第三节点之间产生一第二电压差，使得上述第五、第六晶体管会产生一第二电流流往上述第二电阻性组件，以便产生上述输出信号。

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