CN112187197A - 用于控制数据线的高压放大器的输入级 - Google Patents

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Abstract

本发明涉及一种用于数据线的输出驱动器的差动输入级。所述输入级被不对称地构造。在所述输入级的一个支路中通过作为工作电阻的电流源提供非常大的增益。这个大增益也耦合到另一支路中。跨接电阻将增益减小大约1倍。由此，大大提高了带宽。

Description

用于控制数据线的高压放大器的输入级
技术领域
本发明涉及用于数据线的输出驱动器的输入级，其中，输入级向与功率级的公共节点馈送电流。在此，从输入级馈送到公共节点的电流取决于输入级的正输入端和负输入端之间的电压差。由此，功率级在输出节点上产生电位，在忽略寄生效应的情况下，该电位仅取决于从输入级馈送到公共节点的电流。
背景技术
为了通过集成电路控制数据线，需要总线驱动器。总线驱动器应该小且稳健。通常，总线电压明显高于在集成电路的现代数字单元中处理的电压。因此，这种集成电路通常具有多个电压电源。在此处讨论的DSI3总线驱动器的示例中，在数据总线上需要30V的电压，而输入级必须利用5V工作。
功率级需要能够处理额定数据总线电压以及任何可能出现的过调量并满足相应的可靠性要求的高压晶体管。这些高压晶体管是相对密集的，以便降低电压时保持有限的电场强度。因此，在这种总线驱动器中应该最小化这些高压晶体管的数量。
在详细说明发明时，已经表明，所有其它的实施用于以电流限制的方式控制数据线的AB输出级的尝试都无一例外地具有由控制环引起的振荡或者不具有所需的带宽。
US 2016/0 164 517 A1公开了一种差动放大器级(US 2016/0 164 517 A1的图6)。US 2016/0 164 517 A1的差动放大器级包括负输入端(US 2016/0 164 517 A1的附图标记Vinn)、正输入端(US 2016/0 164 517 A1的附图标记Vinp)、第一晶体管(US 2016/0164 517 A1的附图标记Q2)、第二晶体管(US 2016/0 164 517 A1的附图标记Q1)、第三晶体管(US 2016/0 164 517 A1的附图标记Q3)、第一电流源(US 2016/0 164 517 A1的附图标记602)、第零电流源(US 2016/0 164 517 A1的附图标记I)、第一节点(US 2016/0 164 517A1的附图标记Vout)、第二节点(第三晶体管(US 2016/0 164 517 A1的附图标记Q3)的源极与第二晶体管(US 2016/0 164 517 A1的附图标记Q1)的漏极之间的节点)以及第七节点(US 2016/0 164 517 A1的电流源I的馈电点)。第一晶体管(US 2016/0 164 517 A1的附图标记Q2)具有第一端子、第二端子以及控制端子。第二晶体管(US 2016/016517 A1的附图标记Q1)具有第一端子、第二端子以及控制端子。第三晶体管(US 2016/016517 A1的附图标记Q3)具有第一端子、第二端子以及控制端子。第零电流源(US 2016/0 164 517 A1的附图标记I)从第七节点(US 2016/0 164 517 A1的电流源I的馈电点)汲取第零个电流。第一晶体管(US 2016/0 164 517 A1的附图标记Q2)的第一端子连接到第七节点(US 2016/0 164517 A1的电流源I的馈电点)。第二晶体管(US 2016/0 164 517 A1的附图标记Q1)的第一端子连接到第七节点(US 2016/0 164 517 A1的电流源I的馈电点)。第一晶体管(US 2016/0164 517 A1的附图标记Q2)的控制端子连接到负输入端(US 2016/0 164 517 A1的附图标记Vinn)。第二晶体管(US 2016/0 164 517 A1的附图标记Q1)的控制端子连接到正输入端(US 2016/0 164 517 A1的附图标记Vinp)。第一晶体管(US 2016/0 164 517 A1的附图标号Q2)的第二端子连接到第一节点(US 2016/0 164 517 A1的附图标记Vout)。第二晶体管(US 2016/0 164 517 A1的附图标记Q2)的第二端子连接到第二节点(第三晶体管(US2016/0 164 517 A1的附图标记Q3)的源极与第二晶体管(US 2016/0 164 517 A1的附图标记Q1)的漏极之间的节点)。第一节点(US 2016/0 164 517 A1的附图标记Vout)连接到第一电流源(US 2016/0 164 517 A1的附图标记I/2)的输出端。第一电流源(US 2016/0 164517 A1的附图标记602)将第一电流馈入第一节点(K1)(US 2016/0 164 517 A1的附图标记Vout)。第三晶体管(US 2016/0 164 517 A1的附图标记Q3)的第二端子连接到第二节点(第三晶体管(US 2016/0 164 517 A1的附图标记Q3)的源极与第二晶体管(US 2016/0 164517 A1的附图标记Q1)的漏极之间的节点)。第三晶体管(US 2016/0 164 517 A1的附图标记Q3)的第一端子连接到参考电位(在US 2016/0 164 517 A的情况下为电压电源)。第三晶体管(US 2016/0 164 517 A1的附图标记Q3)的控制端子连接到第一节点(US 2016/0 164517 A1的附图标记Vout)。
US 2016/0 164 517 A1特别是在图6中公开了一种由场效应晶体管实现的差动放大器级，从第零电流源(US 2016/0 164 517 A1的附图标记I)向该场效应晶体管的源极馈送电流。第三晶体管(US 2016/0 164 517 A1的附图标记Q3)位于第二晶体管(US 2016/016517 A1的附图标记Q2)的漏极线中。第一电流源(US 2016/0 164 517 A1的附图标记602)位于第一晶体管(US 2016/0 164 517 A1的附图标记Q2)的漏极线中。
这种结构的缺点在于：a)它提供输出电压但不提供所需的输出电流，作为输出信号，并且b)它不具有所需的带宽。
US 6 859 075 B1公开了一种差动放大器级，该差动放大器级由场效应晶体管实现，并且提供了“泄放电阻”(US 6 859 075 B1的附图标记125或126)。
发明内容
因此，本发明的目的是提供一种技术方案，该技术方案需要尽可能少的高压晶体管并同时在低振荡趋势的情况下具有宽的带宽。在此，技术方案的电路的输出级应具有集成的电流限制。在此，用于功率限制的控制环路的振荡能力应根据应用被最小化。
该目的通过根据本发明的差动放大器级实现。差动放大器级包括负输入端、正输入端、第一晶体管、第二晶体管、第三晶体管、第一电流源、第一电阻、第零电流源、第一节点、第二节点和第七节点。第一晶体管具有第一端子、第二端子和控制端子。第二晶体管具有第一端子、第二端子和控制端子。第三晶体管具有第一端子、第二端子和控制端子。第一电阻具有第一端子和第二端子。第零电流源将第零电流馈送到第七节点。第一晶体管的第一端子连接到第七节点。第二晶体管的第一端子连接到第七节点。第一晶体管的控制端子连接到负输入端。第二晶体管的控制端子连接到正输入端。第一晶体管的第二端子连接到第一节点。第二晶体管的第二端子连接到第二节点。第一电阻的第一端子连接到第一节点。第一电阻的第二端子连接到第二节点。第一节点连接到第一电流源的输出端。第一电流源从第一节点汲取第一电流。第三晶体管的第二端子连接到第二节点。第三晶体管的第一端子直接或间接地连接到参考电位。第三晶体管的控制端子连接到第一节点。第二节点馈送差动放大器级的输出信号。
有益效果
本装置允许例如汽车总线系统中使用的感性负载和容性负载的较大组合的宽带驱动。
借助附图描述本发明。权利要求对于要求保护的范围具有决定性作用。就此而言，附图只示出本发明的示例性实施例。对本领域技术人员来说清楚的是，附图中所示的电路符号也可以是多个微电子功能元件的互连，具有与所使用的各个电路符号的相应效果基本等同的效果。作为多个微电子功能元件互连的这些等效的功能元件应明确包括在要求保护的范围内。
附图说明
图1示出根据本发明的输入级PA。
图2示出根据本发明的功率级PS。
图3示出根据本发明的由输出级PA和功率级PS组成的输出驱动器。
图4是示出根据本发明的由根据图3的具有图1和图2的示例性电路的输入级PA和功率级PS组成的输出驱动器。
图5示出根据本发明的由输入级PA和功率级PS组成的输出驱动器。在此，作为电流源晶体管的第四晶体管T4被第一电流源I1代替。
图6示出根据本发明的输入级PA的大致简化的示意图，其中，附图标记对应于附录中的计算。
图7示出根据本发明的输入级PA的等效电路图，其中，附图标记如图6一样对应于附录中的计算。
图8示出功率级PS的示例性电路。
图9示出根据本发明的由输出级PA和功率级PS组成的输出驱动器。
图10示出根据本发明的由输出级PA和功率级PS组成的输出驱动器。
具体实施方式
根据本发明的电路分为两个部分。第一部分是用作前置放大器的输入级(PA)。第二部分是用于控制输出节点Outp处的数据总线的功率级PS。因此，电路涉及低压/低侧输入差动放大器(即，输入级PA)及随后的高压输出级(即，功率级PS)，输入级PA具有第一电压电源线Vdd5V，第一电压电源线Vdd5V具有较低的工作电压(例如是5V)；而功率级PS具有高压晶体管和第二电压电源线Vdd30V，第二电压电源线Vdd30V具有较高的工作电压(例如30V)。
输入级
输入级包括差动级，差动级包括第一导电型的第一晶体管T1和第一导电型的第二晶体管T2。此处，例如，第一导电型的晶体管是P沟道晶体管。相应地，例如，第二导电型的晶体管是N沟道晶体管，其中，第二导电型总是不同于第一导电型。如通常差动级一样，第一晶体管T1和第二晶体管T2这两个差动级晶体管的源极连接到公共节点。此处，公共节点是第七节点K7。第零电流源I0将第零电流i0馈送到第七节点K7。第零电流i0分成第一支路电流id1和第二支路电流id2。第一支路电流id1流经第一晶体管T1。第二支路电流id2流经第二晶体管T2。第一电流源I1的第一电流i1呈现为第一支路电流id1的第一部分，而第一支路电流id1的第二部分流经第一电阻R1并被馈送到第二节点K2。为此，第一晶体管T1的漏极端子连接到第一节点K1。第一电阻R1的第一端子连接到第一节点K1。第一电阻R1的第二端子连接到第二节点K2。第二晶体管T2的漏极端子连接到第二节点K2。第二支路电流id2同样被馈送到第二节点K2。第二导电型的第三晶体管T3将被馈送到第二节点K2的电流的一部分耗散到参考电位GND。为此，第三晶体管T3的漏极端子连接到第二节点K2，并且源极端子连接到参考电位GND。第一电流源I1将来自第一电流源I1的第一电流i1馈送到第一节点K1。第三晶体管T3的控制输入端(栅极)连接到第一节点K1。因此，第三晶体管T3的栅极-源极电压直接取决于第一电流源I1的差动内阻。现在，最终获得的较大增益通过由差动级T1、T2和第一电阻R1组成的链路来反馈，从而将较大增益转换为输入级PA的较宽的带宽。
如果如现有技术已知地将作为电流源的第三晶体管T3连接到MOS二极管而非第一电流源I1，则这将成为常规的输入级。然而，在上述形式中，在第一电流源I1取代普通MOS二极管的情况下，存在两个连续的反相器级。输入级PA的较大增益将是不利的，原因在于这将减小整个系统的相位裕度，从而导致振荡。在此，第一电阻R1形式的跨接电阻用于将增益减少到通常导致标准差动输入级的值。根据该目的，输入级PA应当具有宽的带宽。
例如，第一电流源I1可以由第二导电型的第五晶体管T5和第二导电型的第四晶体管T4组成。在此，第五晶体管T5可以连接成MOS二极管，以便例如与参考电阻Rref一起根据通常在集成电路内部使用的第一电源电压Vdd5V来产生第一参考电流iref1，随后第一参考电流通过由第五晶体管T5和第四晶体管T4组成的示例性电流镜结构转换为第一电流源I1的第一电流i1。
因此，电流镜由第四晶体管T4和第五晶体管T5组成。形成第一电流源I1的电流镜T4、T5具有较大寄生电容，从而限制了带宽。第一节点K1通过第一电流源的该寄生电容被容性地充电，并由此其相对于参考电位GND的电位的瞬态变化相对较慢。然而，第二节点K2受益于由第一晶体管T1和第二晶体管T2组成的差动级的功能。第二节点K2没有通过第一电流源I1的寄生电容被容性地充电，并因此其相对于参考电位GND的电位的瞬态变化更快。由此产生的更宽的带宽正是输入级PA的目的。
输入级PA的输出信号是第二节点K2处的电流信号。通过例如在常规的CMOS电路中使用该输入级，带宽提高了大约1.8倍。输入级PA是仅在低侧耦接的低压放大器。
功率级PS
图8、图9和图10示出功率级PS的示例性电路。图2、图4和图5示出功率级PS的高度简化电路。
正因为所示晶体管可以由具有等同功能的其他微电子组件代替，所以高度简化对本领域的专业人员来说是清楚的。这些关系通常是本领域技术人员从电路技术的教导中已知的。在下文简要说明此处提及的简化。
图2、图4和图5示出第七晶体管T7、第十四晶体管T14、第十五晶体管T15和第十六晶体管T16。图8、图9和图10示出第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20、第二十一晶体管T21、第二十二晶体管T22、第二十三晶体管T23和第二十四晶体管T24。
第十四晶体管T14表示第十八晶体管T18和第二十二晶体管T22的互连。
在此，第十八晶体管T18对第二十二晶体管T22的工作点的正确调节来说是必须的，因为在没有第十八晶体管的情况下，将不能适当地导通第二十二晶体管T22。但这对于本领域技术人员来说是清楚的，因此在图2中仅简化地示出第十四晶体管T14。
其他上述的简化类似地被证明是合理的。
第十五晶体管T15表示第十七晶体管T17和第二十一晶体管T21的互连。
第十六晶体管T16表示第十九晶体管T19和第二十三晶体管T23的互连。
第七晶体管T7表示第二十晶体管T20和第二十四晶体管T24的互连。
在下文中，为了易于阅读，如图2图4和图5示例地示出，使用了简化图。
在讨论功率级PS时，应认为第十三晶体管T13、第九晶体管T9和第六晶体管T6具有功率限制作用。
第八晶体管T8表示AB输出级的低侧部分。第十二晶体管T12表示AB输出级的高侧部分。
流经第十二晶体管T12的电流通过第九晶体管T9来限制。流经第八晶体管T8的电流通过第十三晶体管T13来限制。
根据现有技术，必须在功率级PS的高侧上设置对称的输入级，而不是这里提出的输入级PA，该对称的输入级以与第四节点K4互补的方式向第三节点K3进行馈送。
这种情况的缺点在于，输入放大器必须在功率级的第二电压电源线的相对高的电压(此处，例如30V)下工作，而不是在所提出的集成电路的第一电压电源线(Vdd5V)的较低内部工作电压(此处，例如5V)下工作。这将在输入级PA的预处理中需要更多的耐压晶体管，从而导致更大的芯片面积。此外，这种晶体管由于增加的寄生电容而将导致对输入级PA的频率特性的大量限制。
在使用根据本发明的技术教导的情况下，可以省略这些高压晶体管的使用。在第二节点K2处，通过输入差动放大器只在功率级PS的低侧进行输入级PA的电流输出信号的电流馈送。
如上所述，第九晶体管T9限制流经第十二晶体管T12的电流。在此，该电流由第五电流源I5确定，第五电流源I5从连接成MOS二极管的第十五晶体管T15汲取第五电流i5，并将第五电流i5馈送到同样连接成MOS二极管的第十六晶体管T16。
连接成MOS二极管的第十六晶体管T16两端的由此下降的参考电压随后调节流经第九晶体管T9的电流，并由此调节流经第十二晶体管T12的电流。
连接成MOS二极管的第十五晶体管T15两端的由于第五电流i5而下降的参考电压随后调节流经第十三晶体管T13的电流，并由此调节流经第九晶体管T9的电流。
第九晶体管T9确保具有低工作电压Vdd5V的低电压区域与具有高工作电压Vdd30V的高电压区域之间的隔离。输入级PA上拉第十晶体管T10的栅极，并且第六晶体管T6限制第四节点K4相对于参考电位GND的电压最大值。第四节点K4连接到第十晶体管T10的栅极。在此，第六晶体管T6的栅极电位被调节为使得第四节点K4上的限制电压值对应于期望的电流限制，这是因为第十六晶体管T16和第六晶体管T6形成电流镜。
此处提出的输入级PA与第六晶体管T6在一侧上共同形成的结构等同于第四电流源I4与第十二晶体管T12、第九晶体管T9在另一侧上共同形成的结构，并且并联连接。广义上，第零电流源对应于第四电流源I4，第十二晶体管T12对应于第二晶体管T2，并且第九晶体管T9对应于第六晶体管T6。这两种结构都实现了期望的电流限制。
由第十三晶体管T13和第十一晶体管T11组成的晶体管对在功能上等同于前述的由第六晶体管T6和第十晶体管T10组成的晶体管对。
在附图中，功率级PS的所有输出级晶体管T6至T16优选是高压晶体管，而输入级PA的所有晶体管T1、T2、T3、T4、T5优选是低压晶体管。
由此，第九晶体管T9限制第十晶体管T10的电流。类似地，第十三晶体管T13限制第十一晶体管T11的电流。
发明特征
首先，本发明的特征在于具有电流输出端的特别是宽带的差动放大器级PA，电流输出端的输出电流iPA取决于正输入端INP和负输入端INN之间的电位差。因而，根据本发明的该差动放大器级PA包括负输入端INN和正输入端INP。此外，差动放大器级PA还包括第一晶体管T1、第二晶体管T2和第三晶体管T3。差动放大器级PA在与作为输出节点的第二节点K2相对的支路中具有作为负载电阻的第一电流源I1，并因此具有使增益最大化的较大的差动负载电阻。此外，差动放大器级PA还具有第一电阻R1，第一电阻R1用于利用输出接点K2的电位进行电压负反馈。如通常差动级一样，所提出的差动级具有作为两个支路的公共电流源的第零电流源I0。差动级具有第一节点K1、第二节点K2和第七节点K7。第一晶体管T1具有第一端子、第二端子和控制端子。第二晶体管T2具有第一端子、第二端子和控制端子。第三晶体管T3具有第一端子、第二端子和控制端子。第一电阻R1具有第一端子和第二端子。第零电流源I0将第零电流i0馈送到第七节点K7，第零电流在差动级的两个支路之间被第一晶体管T1和第二晶体管T2分流。第一晶体管T1的第一端子连接到第七节点K7。第二晶体管T2的第一端子连接到第七节点K7。第一晶体管T1的控制端子连接到负输入端INN。第二晶体管T2的控制端子连接到正输入端INP。第一晶体管T1的第二端子连接到第一节点K1。第二晶体管T2的第二端子连接到第二节点K2。第一电阻R1的第一端子连接到第一节点K1。第一电阻R1的第二端子连接到第二节点K2。第一接点K1连接到第一电流源I1的输出端。第一电流源I1从第一节点K1获取第一电流i1。第三晶体管T3的第二端子连接到第二节点K2。第三晶体管T3的第一端子直接或间接地连接到参考电位GND。第三晶体管T3的控制端子连接到第一节点K1。第二节点K2馈送差动放大器级PA的输出信号。
此外，本发明的特征在于功率级PS。对于电路接点，功率级包括第二节点K2(作为输入节点)、第三节点K3、第四节点K4、第五节点K5、第六节点K6、第八节点K8、第九节点K9、第十节点K10和第十一节点K11。通常，对于电流源，功率级PS包括第二电流源I2和第四电流源I4。功率级PS的输出端形成输出节点Outp。此外，对于晶体管，功率级包括第六晶体管T6、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第十三晶体管T13。借助参考电位线GND从第二电压电源线Vdd30V进行供电。在内部，功率级具有第一双参考电压源。优选地，第一双参考电压源具有第十五晶体管T15、第十六晶体管T16以及第五电流源I5。优选地，第五电流源I5串联连接在第十五晶体管T15和第十六晶体管T16之间。优选地，第十五晶体管T15连接成MOS二极管。优选地，第十六晶体管T16同样连接成MOS二极管。优选地，第十五晶体管T15和第五电流源I5通过第六节点K6彼此连接。优选地，第十六晶体管T16和第五电流源I5通过第五节点K5彼此连接。优选地，第十五晶体管T15的第一端子连接到第二电压电源线Vdd30V。优选地，第十六晶体管T16的第一端子连接到参考电位线GND。优选地，功率级包括第二双参考电压源。此外，优选地，第二双参考电压源包括第十四晶体管T14、第七晶体管T7和第三电流源I3。优选地，第三电流源I3串联连接在第十四晶体管T14和第七晶体管T7之间。优选地，第十四晶体管T14连接成MOS二极管。优选地，第七晶体管T7同样连接成MOS二极管。优选地，第十四晶体管T14和第三电流源I3通过第八节点K8彼此连接。优选地，第七晶体管T7和第三电流源I3通过第九节点K9彼此连接。第十四晶体管T14的第一端子连接到第二电压电源线Vdd30V。第七晶体管T7的第一端子连接到参考电位GND。第六晶体管T6具有第一端子、控制端子和第二端子。第八晶体管T8具有第一端子、控制端子和第二端子。第九晶体管T9具有第一端子、控制端子和第二端子。第十晶体管T10具有第一端子、控制端子和第二端子。第十一晶体管T11具有第一端子、控制端子和第二端子。第十二晶体管T12具有第一端子、控制端子和第二端子。第十三晶体管T13具有第一端子、控制端子和第二端子。第六晶体管T6的第二端子连接到第四节点K4。第八晶体管T8的第二端子连接到第四节点K4。第九晶体管T9的第二端子连接到第四节点K4。第六晶体管T6的第一端子连接到第二输入节点K2。第八晶体管T8的第一端子连接到第十一节点K11。第九晶体管T9的第一端子连接到第十节点K10。第六晶体管T6的控制端子连接到第五节点K5。第八晶体管T8的控制端子连接到第八节点K8。第九晶体管T9的控制端子连接到第五节点K5。第二电流源I2从第四节点K4汲取第二电流i2。第十晶体管T10的控制端子连接到第四节点K4。第十晶体管T10的第一端子直接或间接地连接到参考电位GND。第十晶体管T10的第二端子连接到输出节点Outp。第十一晶体管T11的第二端子连接到输出节点Outp。第十一晶体管T11的第一端子直接或间接地连接到第二电压电源线Vdd30V。第十一晶体管T11的控制端子连接到第三节点K3。第四电流源I4将第三电流i4馈送到第三节点K3。第十二晶体管T12的第一端子连接到第三节点K3。第十二晶体管T12的第二端子连接到第十节点K10。第十二晶体管T12的控制端子连接到第九节点K9。第十三晶体管T13的第一端子连接到第三节点K3。第十三晶体管T13的第二端子连接到第十一节点K11。第十三晶体管T13的控制端子连接到第六节点K6。
因此，第一双参考电压源将第六节点K6设置为与第二电压电源线Vdd30V的电位相比的参考电位，并将第五节点K5设置为与参考电位GND相比的参考电位。因此，第二双参考电压源将第九节点K9设置为与第二电压电源线Vdd30V的电位相比的参考电位，并将第八节点K8设置为与参考电位GND相比的参考电位。
一般说来，本说明书描述了根据本发明的用于数据线的输出驱动器，所述输出驱动器具有正输入端INP、负输入端INN、输出节点Outp、第二节点K2、输入级PA和功率级PS。在此，输入级PA将输入级PA的输出电流iPA馈送到第二节点K2，其中，被馈送到第二节点K2中的输入级PA的该输出电流iPA取决于输入级PA的正输入端INP和输入级PA的负输入端INN之间的电位差。功率级PS在输出接点Outp处利用相对于参考电位GND的电压产生电位，所述电位取决于被馈送到第二节点K2中的输入级PA的电流iPA。优选地，输入级PA如前述方式进行设置。同样优选地，功率级PS如前述方式进行设置。
在前述的用于数据线的输出驱动器中，输入级PA通常由第一电压电源线Vdd5V和参考电位GND供电，并且功率级PS通常由第二电压电源线Vdd30V和参考电位GND供电。在此，优选地，当在至少一种工作电压配置中按预期使用时，第一电压电源线Vdd5V的电位和参考电位GND之间的电压差比第二电压电源线Vdd30V和参考电位GND之间的电位差至少小3倍。
输入级的频率特性的评估
0.1.1输入放大器的准静态基本电路的考虑
借助图6和图7进行评估。从根据本发明的装置的基本电路开始。图6再次示出基本电路。为清楚起见，此处将索引下标，以在公式中实现更好的透明度。图7示出小信号等效电路图。首先，建立电流方程式：
Figure BDA0002526071460000121
Figure BDA0002526071460000122
Figure BDA0002526071460000123
Figure BDA0002526071460000124
Figure BDA0002526071460000125
此处忽略g4，因为电流源Iq1应该是常数，并且因此不具有小信号分量。
节点方程式是：
i1-ix-i4＝0 (6)
i1-i2＝0 (7)
i2-i3+ix＝0 (8)
我们把电流方程式代入节点方程式中，并得到：
Figure BDA0002526071460000131
Figure BDA0002526071460000132
Figure BDA0002526071460000133
首先，我们根据方程式10求解vT：
Figure BDA0002526071460000134
这等同于：
Figure BDA0002526071460000135
代入得到：
Figure BDA0002526071460000136
Figure BDA0002526071460000137
我们假设g1＝g2：
Figure BDA0002526071460000138
Figure BDA0002526071460000139
解出得到：
Figure BDA0002526071460000141
代入得到：
Figure BDA0002526071460000142
由此获得：
Figure BDA0002526071460000143
对于输出电压，获得：
Figure BDA0002526071460000144
这等同于：
Figure BDA0002526071460000145
如果将r1选择为足够低的电阻，那么方程式简化为：
vi·g1·r1＝vout (23)
0.1.2寄生栅极电容的讨论
现在讨论寄生栅极电容。
第一晶体管T1
从图6和图7中可以容易地看出，如果假定由理想电压源进行控制，那么可以忽略第一晶体管T1的寄生栅极-源极电容。第一晶体管T1的寄生源极-漏极电容可以体现在电导值s1中。通过理想的外部电压源可以将寄生栅极-漏极电容过写为占主导的栅极-源极-米勒电容。
第二晶体管T2
从图6和图7中可以容易地看出，如果假定由理想电压源进行控制，那么可以忽略第二晶体管T2的寄生栅极-源极电容。第二晶体管T2的寄生源极-漏极电容可以体现在电导值s2中。通过理想的外部电压源可以将寄生的栅极-漏极电容过写为占主导的栅极-源极-米勒电容。
第三晶体管T3
从图6和图7中可以容易地看出，第三晶体管T3的寄生栅极-源极电容可以集成在复电导s4中。第三晶体管T3的寄生源极-漏极电容可以体现在电导值s3中。寄生栅极-漏极电容可以通过并联连接再次作为大栅极-源极-米勒电容集成在跨接电阻r1中。
电流源Iq1
从图6和图7中可以容易地看出，电流源Iq1的寄生电容集成在复电导s4中。
0.1.3评估
因此，所有电容性寄生元件都可以集成到相应的电导(s1；s2；s3；s4中，而无需更改先前的结果。这意味着，所有的电阻r1保留在公式23中。然而，差动电阻r1是第三晶体管T3的栅极-漏极电容Cgd3与实际的差动跨接电阻的并联连接结构。因此，将公式23中的变量r1替换为该并联连接结构：
Figure BDA0002526071460000151
这等同于：
Figure BDA0002526071460000161
由此获得截止频率ωg：
Figure BDA0002526071460000162
这表明可以通过小的r1来产生具有大截止频率ωg的大带宽。如果选择增益是1，则这等同于：
Figure BDA0002526071460000163
那么看出，对于非常小的r1，使第一晶体管T1的互导g1和差动跨接电阻r1具有相同值是有意义的。这对应于
Figure BDA0002526071460000164
因为第一晶体管T1的互导g1优选地非常大，因此在满足该条件时导致非常低的跨接电阻r1，从而导致非常强的负反馈。因此，只要经由跨接电阻R1的负反馈足够强，那么该输入级执行具有独立于在输入级的输出端处汲取的电流的截止频率的电流-电压转换。由此，确保了电压-电流转换没有相位误差，并由此降低了目标电路的振荡趋势，此处讨论的装置是目标电路的部件。
附图标记列表
K1第一节点；
K2第二节点；
K3第三节点；
K4第四节点；
K5第五节点；
K6第六节点；
K7第七节点；
K8第八节点；
K9第九节点；
K10第十节点；
K11第十一节点；
K12第十二节点；
K13第十三节点；
K14第十四节点；
K15第十五节点；
GND参考电位；
I0第零电流源；
i0第零电流源I0的第零电流；
I1第一电流源；
i1第一电流；
I2第二电流源；
i2第二电流；
I3第三电流源；
i3第三电流；
I4第四电流源；
i4第四电流；
I5第五电流源；
i5第五电流；
id1第一支路电流；
id2第二支路电流；
ik2流入第二节点的电流；
iPA输入级PA的输出电流iPA，其是功率级PS的输入电流；
iref1第一参考电流；
INN输入级PA的负输入端INN；
INP输入级PA的正输入端INP；
Outp输出节点；
PA输入级，此处是差动放大器级；
PS功率级；
R1第一电阻；
Rref参考电阻；
T1第一晶体管；
T2第二晶体管；
T3第三晶体管；
T4第四晶体管；
T5第五晶体管；
T6第六晶体管，其是高压晶体管；
T7第七晶体管，其是高压晶体管；
T8第八晶体管，其是高压晶体管；
T9第九晶体管，其是高压晶体管；
T10第十晶体管，其是高压晶体管；
T11第十一晶体管，其是高压晶体管；
T12第十二晶体管，其是高压晶体管；
T13第十三晶体管，其是高压晶体管；
T14第十四晶体管，其是高压晶体管；
T15第十五晶体管，其是高压晶体管；
T16第十六晶体管，其是高压晶体管；
T17第十七晶体管，其是高压晶体管；
T18第十八晶体管，其是高压晶体管；
T19第十九晶体管，其是高压晶体管；
T20第二十晶体管，其是高压晶体管；
T21第二十一晶体管，其是高压晶体管；
T22第二十二晶体管，其是高压晶体管；
T23第二十三晶体管，其是高压晶体管；
T24第二十四晶体管，其是高压晶体管；
Vdd5V具有例如5V的较低工作电压的第一电压电源线Vdd5V；
Vdd30V具有例如30V的较高工作电压的第二电压电源线Vdd30V。

Claims (8)

1.一种差动放大器级(PA)，其包括：
负输入端(INN)；
正输入端(INP)；
第一晶体管(T1)；
第二晶体管(T2)；
第三晶体管(T3)；
第一电流源(I1)；
第一电阻(R1)；
第零电流源(I0)；
第一节点(K1)；
第二节点(K2)；和
第七节点(K7)，
其中，所述第一晶体管(T1)具有第一端子、第二端子和控制端子，
其中，所述第二晶体管(T2)具有第一端子、第二端子和控制端子，
其中，所述第三晶体管(T3)具有第一端子、第二端子和控制端子，
其中，所述第一电阻(R1)具有第一端子和第二端子，
其中，所述第零电流源(I0)将第零电流馈送到所述第七节点(K7)，
其中，所述第一晶体管(T1)的第一端子连接到所述第七节点(K7)，
其中，所述第二晶体管(T2)的第一端子连接到所述第七节点(K7)，
其中，所述第一晶体管(T1)的控制端子连接到所述负输入端(INN)，
其中，所述第二晶体管(T2)的控制端子连接到所述正输入端(INP)，
其中，所述第一晶体管(T1)的第二端子连接到所述第一节点(K1)，
其中，所述第二晶体管(T2)的第二端子连接到所述第二节点(K2)，
其中，所述第一电阻(R1)的第一端子连接到所述第一节点(K1)，
其中，所述第一电阻(R1)的第二端子连接到所述第二节点(K2)，
其中，所述第一节点(K1)连接到所述第一电流源(I1)的输出端，
其中，所述第一电流源(I1)从所述第一节点(K1)汲取第一电流(i1)，
其中，所述第三晶体管(T3)的第二端子连接到所述第二节点(K2)，
其中，所述第三晶体管(T3)的第一端子直接或间接地连接到参考电位(GND)，
其中，所述第三晶体管(T3)的控制端子连接到所述第一节点(K1)，并且
其中，所述第二节点(K2)馈送所述差动放大器级(PA)的输出信号。
2.一种功率级(PS)，其包括：
作为输入节点的第二节点(K2)；
第三节点(K3)；
第四节点(K4)；
第五节点(K5)；
第六节点(K6)；
第八节点(K8)；
第九节点(K9)；
第十节点(K10)；
第十一节点(K11)；
第十二节点(K12)；
第十三节点(K13)；
第十四节点(K14)；
第十五节点(K15)；
第二电流源(I2)；
第四电流源(I4)；
输出节点(Outp)；
第六晶体管(T6)；
第八晶体管(T8)；
第九晶体管(T9)；
第十晶体管(T10)；
第十一晶体管(T11)；
第十二晶体管(T12)；
第十三晶体管(T13)；
第二电压电源线(Vdd30V)；
参考电位(GND)；
第一双参考电压源，
其中，所述第一双参考电压源具有第十七晶体管(T17)，
其中，所述第一双参考电压源具有第二十一晶体管(T21)，
其中，所述第一双参考电压源具有第十九晶体管(T19)，
其中，所述第一双参考电压源具有第二十三晶体管(T23)，
其中，所述第一双参考电压源具有第五电流源(I5)，
其中，所述第五电流源(I5)串联连接在所述第二十一晶体管(T21)和所述第二十三晶体管(T23)之间，
其中，所述第十七晶体管(T17)连接成MOS二极管，
其中，所述第二十一晶体管(T21)连接成MOS二极管，
其中，所述第十九晶体管(T19)连接成MOS二极管，
其中，所述第二十三晶体管(T23)连接成MOS二极管，
其中，所述第二十一晶体管(T21)和所述第五电流源(I5)通过所述第六节点(K6)彼此连接，
其中，所述第二十三晶体管(T23)和所述第五电流源(I5)通过所述第五节点(K5)彼此连接，
其中，所述第十七晶体管(T17)的第一端子连接到所述第二电压电源线(Vdd30V)，
其中，所述第十七晶体管(T17)的第二端子在所述第十二节点(K12)处连接到所述第二十一晶体管(T21)的第一端子，
其中，所述第十九晶体管(T19)的第一端子连接到所述参考电位(GND)，并且
其中，所述第十九晶体管(T19)的第二端子在所述第十四节点(K14)处连接到所述第二十三晶体管(T23)的第二端子；以及
第二双参考电压源，
其中，所述第二双参考电压源具有第十八晶体管(T18)，
其中，所述第二双参考电压源具有第二十二晶体管(T22)，
其中，所述第二双参考电压源具有第二十晶体管(T20)，
其中，所述第二双参考电压源具有第二十四晶体管(T24)，
其中，所述第二双参考电压源具有第三电流源(I3)，
其中，所述第三电流源(I3)串联连接在所述第二十二晶体管(T22)和所述第二十四晶体管(T24)之间，
其中，所述第十八晶体管(T18)连接成MOS二极管，
其中，所述第二十二晶体管(T22)连接成MOS二极管，
其中，所述第二十晶体管(T20)连接成MOS二极管，
其中，所述第二十四晶体管(T24)连接成MOS二极管，
其中，所述第二十二晶体管(T22)和所述第三电流源(I3)通过所述第九节点(K9)彼此连接，
其中，所述第二十四晶体管(T24)和所述第三电流源(I3)通过所述第八节点(K8)彼此连接，
其中，所述第十八晶体管(T18)的第一端子连接到所述第二电压电源线(Vdd30V)，
其中，所述第十八晶体管(T18)的第二端子在所述第十三节点(K13)处连接到所述第二十二晶体管(T22)的第一端子，
其中，所述第二十晶体管(T20)的第一端子连接到所述参考电位(GND)，
其中，所述第二十晶体管(T20)的第二端子在所述第十五节点(K15)处连接到所述第二十四晶体管(T24)的第二端子，
其中，所述第六晶体管(T6)具有第一端子、控制端子和第二端子，
其中，所述第八晶体管(T8)具有第一端子、控制端子和第二端子，
其中，所述第九晶体管(T9)具有第一端子、控制端子和第二端子，
其中，所述第十晶体管(T10)具有第一端子、控制端子和第二端子，
其中，所述第十一晶体管(T11)具有第一端子、控制端子和第二端子，
其中，所述第十二晶体管(T12)具有第一端子、控制端子和第二端子，
其中，所述第十三晶体管(T13)具有第一端子、控制端子和第二端子，
其中，所述第六晶体管(T6)的第二端子连接到所述第四节点(K4)，
其中，所述第八晶体管(T8)的第二端子连接到所述第四节点(K4)，
其中，所述第九晶体管(T9)的第二端子连接到所述第四节点(K4)，
其中，所述第六晶体管(T6)的第一端子连接到所述输入节点(K2)，
其中，所述第八晶体管(T8)的第一端子连接到所述第十一节点(K11)，
其中，所述第九晶体管(T9)的第一端子连接到所述第十节点(K10)，
其中，所述第六晶体管(T6)的控制端子连接到所述第五节点(K5)，
其中，所述第八晶体管(T8)的控制端子连接到所述第八节点(K8)，
其中，所述第九晶体管(T9)的控制端子连接到所述第五节点(K5)，
其中，所述第二电流源(I2)从所述第四节点(K4)汲取第二电流(i2)，
其中，所述第十晶体管(T10)的控制端子连接到所述第四节点(K4)，
其中，所述第十晶体管(T10)的第一端子直接或间接地连接到所述参考电位(GND)，
其中，所述第十晶体管(T10)的第二端子连接到所述输出节点(Outp)，
其中，所述第十一晶体管(T11)的第二端子连接到所述输出节点(Outp)，
其中，所述第十一晶体管(T11)的第一端子直接或间接地连接到所述第二电压电源线(Vdd30V)，
其中，所述第十一晶体管(T11)的控制端子连接到所述第三节点(K3)，
其中，所述第四电流源(I4)将第四电流(i4)馈送到所述第三节点(K3)，
其中，所述第十二晶体管(T12)的第一端子连接到所述第三节点(K3)，
其中，所述第十二晶体管(T12)的第二端子连接到所述第十节点(K10)，
其中，所述第十二晶体管(T12)的控制端子连接到所述第九节点(K9)，
其中，所述第十三晶体管(T13)的第一端子连接到所述第三节点(K3)，
其中，所述第十三晶体管(T13)的第二端子连接至所述第十一节点(K11)，并且
其中，所述第十三晶体管(T13)的控制端子连接到所述第六节点(K6)。
3.一种功率级(PS)，其包括：
作为输入节点的第二节点(K2)；
第三节点(K3)；
第四节点(K4)；
第五节点(K5)；
第六节点(K6)；
第八节点(K8)；
第九节点(K9)；
第十节点(K10)；
第十一节点(K11)；
第二电流源(I2)；
第四电流源(I4)；
输出节点(Outp)；
第六晶体管(T6)；
第八晶体管(T8)；
第九晶体管(T9)；
第十晶体管(T10)；
第十一晶体管(T11)；
第十二晶体管(T12)；
第十三晶体管(T13)；
第二电压电源线(Vdd30V)；
参考电位(GND)；
第一双参考电压源；和
第二双参考电压源，
其中，所述第一双参考电压源将所述第六节点(K6)设置为与所述第二电压电源线(Vdd30V)的电位相比的参考电位，
其中，所述第一双参考电压源将所述第五节点(K5)设置为与所述参考电位(GND)相比的参考电位，
其中，所述第二双参考电压源将所述第九节点(K9)设置为与所述第二电压电源线(Vdd30V)的电位相比的参考电位，
其中，所述第二双参考电压源将所述第八节点(K8)设置为与所述参考电位(GND)相比的参考电位，
其中，所述第六晶体管(T6)具有第一端子、控制端子和第二端子，
其中，所述第八晶体管(T8)具有第一端子、控制端子和第二端子，
其中，所述第九晶体管(T9)具有第一端子、控制端子和第二端子，
其中，所述第十晶体管(T10)具有第一端子、控制端子和第二端子，
其中，所述第十一晶体管(T11)具有第一端子、控制端子和第二端子，
其中，所述第十二晶体管(T12)具有第一端子、控制端子和第二端子，
其中，所述第十三晶体管(T13)具有第一端子、控制端子和第二端子，
其中，所述第六晶体管(T6)的第二端子连接到所述第四节点(K4)，
其中，所述第八晶体管(T8)的第二端子连接到所述第四节点(K4)，
其中，所述第九晶体管(T9)的第二端子连接到所述第四节点(K4)，
其中，所述第六晶体管(T6)的第一端子连接到所述输入节点(K2)，
其中，所述第八晶体管(T8)的第一端子连接到所述第十一节点(K11)，
其中，所述第九晶体管(T9)的第一端子连接到所述第十节点(K10)，
其中，所述第六晶体管(T6)的控制端子连接到所述第五节点(K5)，
其中，所述第八晶体管(T8)的控制端子连接到所述第九节点(K9)，
其中，所述第九晶体管(T9)的控制端子连接到所述第五节点(K5)，
其中，所述第二电流源(I2)从所述第四节点(K4)汲取第二电流(i2)，
其中，所述第十晶体管(T10)的控制端子连接到所述第四节点(K4)，
其中，所述第十晶体管(T10)的第一端子直接或间接地连接到所述参考电位(GND)，
其中，所述第十晶体管(T10)的第二端子连接到所述输出节点(Outp)，
其中，所述第十一晶体管(T11)的第二端子连接到所述输出节点(Outp)，
其中，所述第十一晶体管(T11)的第一端子直接或间接地连接到所述第二电压电源线(Vdd30V)，
其中，所述第十一晶体管(T11)的控制端子连接到所述第三节点(K3)，
其中，所述第四电流源(I4)将第四电流(i4)馈送到所述第三节点(K3)，
其中，所述第十二晶体管(T12)的第一端子连接到所述第三节点(K3)，
其中，所述第十二晶体管(T12)的第二端子连接到所述第十节点(K10)，
其中，所述第十二晶体管(T12)的控制端子连接到所述第八节点(K8)，
其中，所述第十三晶体管(T13)的第一端子连接到所述第三节点(K3)，
其中，所述第十三晶体管(T13)的第二端子连接至所述第十一节点(K11)，并且
其中，所述第十三晶体管(T13)的控制端子连接到所述第六节点(K6)。
4.一种用于数据线的输出驱动器，其包括：
正输入端(INP)；
负输入端(INN)；
输出节点(Outp)；
第二节点(K2)；
输入级(PA)；以及
功率级(PS)，
其中，所述输入级(PA)将所述输入级(PA)的输出电流(iPA)馈送到所述第二节点(K2)，
其中，所述输入级(PA)的所述输出电流(iPA)取决于所述正输入端(INP)和所述负输入端(INN)之间的电压差，并且
其中，所述功率级(PS)在所述输出节点(Outp)处产生取决于所述输入级(PA)的所述输出电流(iPA)的电位。
5.根据权利要求4所述的用于数据线的输出驱动器，
其中，所述输入级(PA)是根据权利要求1所述的差动放大器级。
6.根据权利要求4或5所述的用于数据线的输出驱动器，
其中，所述功率级(PS)是根据权利要求2或3所述的功率级。
7.根据权利要求4或5所述的用于数据线的输出驱动器，
其中，所述输入级(PA)由第一电压电源线(Vdd5V)和参考电位(GND)供电，
其中，所述功率级(PS)由第二电压电源线(Vdd30V)和所述参考电位(GND)供电，并且
其中，所述第一电压电源线(Vdd5V)的电位与所述参考电位(GND)之间的电压差小于所述第二电压电源线(Vdd30V)的电位与所述参考电位(GND)之间的电压差。
8.根据权利要求4或5所述的用于数据线的输出驱动器，
其中，所述输入级(PA)由第一电压电源线(Vdd5V)和参考电位(GND)供电，
其中，所述功率级(PS)由第二电压电源线(Vdd30V)和所述参考电位(GND)供电，并且
其中，当在至少一种工作电压配置中按预期使用时，所述第一电压电源线(Vdd5V)的电位与所述参考电位(GND)之间的电位差比所述第二电压电源线(Vdd30V)的电位与所述参考电位(GND)之间的电压差至少小3倍。
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