CN101557223B - 操作电路 - Google Patents

Abstract

一种操作电路，包括一差动放大级、一偏置电流级以及一箝位装置。差动放大级具有一第一、一第二输入端以及一第一、一第二输出端。第一与第二输入端分别接收一组差动输入的一第一、一第二输入信号。第一与第二输出端分别输出一组差动输出的一第一、一第二输出信号。偏置电流级耦接上述第一与第二输出端，以对第一与第二输出端分别提供一第一、与一第二偏置电流。箝位装置耦接所述第一输出端，用以根据第一输出端上的第一输出信号箝制所述第一输出端的电位。

Description

操作电路

技术领域

本发明是有关于一种操作电路(operating circuit)，特别有关于一种静噪电路(squelch circuit)。此静噪电路采用一种箝位装置(clamping device)，用以提升静噪电路的操作速度。

背景技术

请参阅本发明图1。图1图解静噪电路的一种传统实施方式，其中包括静噪电路100。静噪电路100包括一第一输入电路104、一第一比较器108、一反向器110、一第二输入电路112、一第二比较器116、一反向器118、以及一抗尖峰脉冲电路120。静噪电路100是用来检测电平转换电路102所接收的一组差动信号(图1所示的差动信号VIN₊与VIN_-)的眼图(eye diagram)的差动电位差，以得到检测结果SQOUT。差动信号VIN₊与VIN_-将送入两种不同路径进行处理。第一信号路径包括第一输入电路104、第一比较器108以及反向器110。第二信号路径包括第二输入电路112、第二比较器116以及反向器118。如图所示，电平转换电路102的两输出信号以相反相位输入上述两信号路径。

根据通用串行总线(Universal Serial Bus，USB)的规格，USB接收器所需的最小电压准位为100mV。因此，静噪阈值(squelch threshold)通常设定在约125mV。第一信号路径负责检测电位差(VIN₊-VIN_-)是否小于-125mV。第二信号路径负责检测电位差(VIN₊-VIN_-)是否大于125mV。若电位差(VIN₊-VIN_-)小于-125mV，第一比较器108的输出(命名为OUT1)处于一高电压准位。若电位差(VIN+-VIN-)大于125mV，则第二比较器116的输出(命名为OUT2)处于一低电压准位。在抗尖峰脉冲电路120处理下，若差动信号VIN+、VIN-各眼图的电位差皆大于静噪阈值125mV，则检测结果SQOUT将恒处于高电压准位。若差动信号VIN+、VIN-一特定眼图的电位差低于125mV，则抗尖峰脉冲电路120将对应所述特定眼图输出一低电位。然而，第一、第二输入电路104与112的输出端的寄生电阻、电容会导致第一、第二输入电路104与112输出端上的信号振荡，无法在特定时间区间内达到设计的目标值。第一与第二输入电路104与112的操作速度可能会限制静噪电路100的检测速度。因此，对高速USB技术而言，改善第一与第二输入电路104与112的操作速度为一项关键技术。

发明内容

本发明其一目的为揭示一静噪电路，其中利用一箝位装置改善静噪电路操作速度。

根据本发明一种实施方式，一操作电路揭示如下。所述操作电路包括一差动放大级、一偏置电流级以及一箝位装置。差动放大级放大一组差动输入以产生一组差动输出。差动放大级包括一第一输入端、一第二输入端、一第一输出端以及一第二输出端。第一与第二输入端分别接收上述差动输入的一第一、一第二输入信号。第一、第二输出端分别输出上述差动输出的一第一、一第二输出信号。偏置电流级耦接上述第一与第二输出端，以分别提供上述第一、第二输出端一第一、一第二偏置电流。第一偏置电流的大小不同于第二偏置电流。上述箝位装置耦接上述第一输出端，用以根据第一输出端上的第一输出信号箝制第一输出端的电位。所述箝位装置包括第一箝位装置以及第二箝位装置。所述第一箝位装置包括一第一晶体管，所述第一晶体管具有一控制端耦接一第一偏压、一第一端耦接所述第一输出端、以及一第二端耦接一第一参考电压。所述第二箝位装置耦接所述第二输出端，且根据所述第二输出端的所述第二输出信号箝制所述第二输出端的电位，所述第二箝位装置包括一第二晶体管，所述第二晶体管具有一控制端耦接一第二偏压、一第一端耦接所述第二输出端、以及一第二端耦接一第二参考电压，所述第一与第二参考电压具有不同电压值。

附图说明

图1图解静噪电路的一种传统实施方式；

图2图解本发明操作电路的一种实施方式；

图3以时序图图解图2中第一、第二输入信号、与第一、第二输出信号；

图4图解本发明操作电路的另一种实施方式；

图5图解本发明操作电路的另一种实施方式。

附图标号

100～静噪电路；  102～电平转换电路；

104～第一输入电路；108～第一比较器；

110～反相器；    112～第二输入电路；

116～第二比较器；118～反相器；

120～抗尖峰脉冲电路；

200～操作电路；  202～差动放大级；

204～偏置电流级；206、208～第一、第二箝位装置；

210～偏压产生器；

400～操作电路；  402～差动放大级；

404～偏置电流级；406～箝位NMOS晶体管；

408～偏压产生器；

500～操作电路；502～差动放大级；

504～偏置电流级；506～箝位NMOS晶体管；

I1、I2、I1’、I2’、I1”、I2”～偏置电流；

I3、I4～操作电流；I5、I6～参考电流；

I7’、I8’、I9’、I7”、I8”、I9”～电流；

M1-M10、M1’-M4’、M3”-M4”～晶体管；

Md’～晶体管；

Nbias～偏压端点；Ncm～共模电位端；

Ni1、Ni2、Ni1’、Ni2’、Ni1”、Ni2”～输入端；

No1、No2、No1’、No2’、No1”、No2”～输出端；

OP～运算放大器；

R1-R4、R3’、R4’、R3”、R4”～电阻；

Si1、Si2、Si1’、Si2’、Si1”、Si2”～输入信号；

So1、So2、So1’、So2’、So1”、So2”～输出信号；

SQOUT～检测结果；

V+、V-～差动输入信号的最高、最低电位；

Vb、Vb1、Vb2、Vb’、Vb”、Vbias～偏压；

Vcm～共模电位；Vgnd、Vgnd’～接地；

Vdd、Vdd’～电压供应器；

VIN₊、VIN_-差动信号；

VrefH、VrefL～偏压。

具体实施方式

以下说明书内容与附图揭示本发明多种实施方式。本领域技术人员可藉以了解本发明内容与目的。

以下说明书及前附权利要求书提及数种器件名称。如本领域技术人员所知，电子设备制造厂对于同一器件可能采用不同名称。举凡功能与本说明书所提及的器件相同者，即使名称不同，也应属本发明范畴。以下说明书及前附权利要求书使用到的字眼“包含”、或“包括”是用来表示“包括，但并不限定仅具此项…”。此外，“耦接”可能为间接电连接、或直接电连接。例如，“第一装置，耦接至第二装置”所指为：第一装置，直接电连接至第二装置；或第一装置，经其他装置间接电连接至第二装置。

参阅图2，图2图解根据本发明一实施方式所实现的一操作电路。操作电路200包括一差动放大级202、一偏置电流级204、一第一箝位装置206、一第二箝位装置208以及一偏压产生器210。差动放大级202放大一组差动输入以产生一组差动输出。差动放大级202具有：一第一输入端Ni1，接收上述差动输入的一第一输入信号Si1；一第二输入端Ni2，接收上述差动输入的一第二输入信号Si2；一第一输出端No1，输出上述差动输出的一第一输出信号So1；以及一第二输出端No2，输出上述差动输出的一第二输出信号So2。偏置电流级204耦接第一与第二输出端No1与No2，用以导入一第一偏置电流I1至第一输出端No1、且导入一第二偏置电流I2至第二输出端No2。第一与第二偏置电流I1与I2大小不同。第一箝位装置206耦接第一输出端No1。根据第一输出端No1上的第一输出信号So1，第一箝位装置206箝制第一输出端No1的电位。第二箝位装置208耦接第二输出端No2。根据第二输出端No2上的第二输出信号So2，第二箝位装置208箝制第二输出端No2的电位。根据第一输出信号So1与第二输出信号So2的一共模电位VCM，偏压产生器210产生第一偏压Vb1以及第二偏压Vb2分别供第一箝位装置206与第二箝位装置208使用。

根据图2所示的本发明实施例，差动放大级202包括一差动输入对为PMOS晶体管M1与M2。所述差动输入对与二极体式连接的一负载电路相连。此负载电路包括NMOS晶体管M3与M4以及电阻R3与R4。此外，PMOS晶体管M5为所述差动输入对产生一操作电流I3。PMOS晶体管M5的源极耦接电压供应器Vdd、栅极耦接偏压Vb、且漏极耦接所述差动输入对。偏置电流级204包括一PMOS晶体管M6以及一PMOS晶体管M7。晶体管M6与M7组成另一差动对，产生第一偏置电流I1以及第二偏置电流I2。偏压VrefH耦接PMOS晶体管M6的栅极。偏压VrefL耦接PMOS晶体管M7的栅极。晶体管M8产生一操作电流I4供晶体管M6与M7所组成的差动对使用。晶体管M8的源极耦接电压源Vdd、栅极耦接偏压Vb、且漏极耦接晶体管M6与M7所组成的差动对。此外，第一箝位装置206包括一NMOS晶体管M9，其栅极耦接第一偏压Vb1、源极耦接第一输出端No1、漏极耦接电压源Vdd。第二箝位装置208包括PMOS晶体管M10，其栅极耦接第二偏压Vb2，源极耦接第二输出端No2、且漏极耦接一地端电位Vgnd。

第二偏压产生器210包括一运算放大器OP、电阻R1、R2。运算放大器OP的一正相输入端耦接上述二极体式负载电路的一共模电位端Ncm，且其负相输入端耦接运算放大器OP本身的一输出端点Nop。电阻R1的第一端耦接运算放大器OP的输出端Nop，且其第二端耦接NMOS晶体管M9的栅极以及一参考电流源I5。电阻R2的第一端耦接运算放大器OP的输出端Nop，且其第二端耦接PMOS晶体管M10的栅极以及一参考电流源I6。必须注意的是，为了简化以下分析，本实施例令电阻R3与R4具有相等电阻值，但此电阻值设计并非用来限定本发明范围，电阻R3与R4可有其他设计。此外，以下为了便于描述本发明内容所作的设定，皆不限定本发明范围；所述这些设定包括：令偏压VrefH与VrefL分别为825mV与700mV，且设定PMOS晶体管M1、M2、M6与M7具有同样尺寸(即同样通道长度宽长比)，且设定PMOS晶体管M5与M8具有相同尺寸。

参阅图3，其中举例图解图2所标示的第一输入信号Si1、第二输入信号Si2、第一输出信号So1、以及第二输出信号So2。第一与第二输入信号Si1与Si2为差动信号，此特性令第一与第二输出信号So1与So2具有一共模电位VCM且呈差动输出。如图3所示，操作电路200可操作在一比较模式(comparedmode)或一箝位模式(clamping mode)。比较模式下，第一输入信号Si1的电位低于第二输入信号Si2；箝位模式下，第一输入信号Si1的电位高于第二输入信号Si2。

结合参阅图2与图3，PMOS晶体管M6与M7分别由偏压825mV与700mV偏压，持续地提供NMOS晶体管M3与M4第一与第二偏置电流I1与I2。在箝位模式下，第一输入信号Si1以及第二输入信号Si2分别提供电流(命名为I7与I8)供NMOS晶体管M3与M4使用。在箝位模式下，电流I8大于电流I7；因此，电流I2与I8的总和大于电流I1与I7的总和，致使第二输出信号So2的电位高于输出信号So1，电流I9因而自第二输输出端No2经由电阻R3与R4流向第一输出端No1。第二输出端No2与第一输出端No1之间的电压差愈来愈大，使PMOS晶体管M10、NMOS晶体管M9导通。导通的PMOS晶体管M10将令第二输出端No2的电位箝制在约Vb2+|Vgsp|，|Vgsp|为PMOS晶体管M10的栅极与源极间的一电位差。导通的NMOS晶体管M9将令第一输出端No1的电位箝制在约Vb1-Vgsn，Vgsn为NMOS晶体管M9的栅极与源极间的一电位差。相较之，若不使用PMOS晶体管M10与NMOS晶体管M9，第二输出端No2的电位可能会达到VCM-I9*R4，且第一输出端No1的电位可能会达到Vgnd。本发明令第二输出信号So2与第一输出信号So1的电位差自VCM-I9*R4降至Vb2+|Vgsp|-(Vb1-Vgsn)。此有限电位差将加速操作电路于比较模式与箝位模式之间切换的速度。

进入比较模式后，第一输入信号Si1递减其电压准位至电位V-，且第一输入信号Si2递增其电压准位至电位V+。由于PMOS晶体管M6由825mV偏压且耦接第一输出端No1，且PMOS晶体管M7由700mV偏压且耦接第二输出端No2，第一输出信号So1维持在电位Vb1-Vgsn且第二输出信号So2维持在Vb2+|Vgsp|直至第一输入信号Si1的电位递减至700mV且第二输入信号Si2的电位递增至825mV。当第一输入信号Si1递减至700mV且第二输入信号递增至825mV，第一输出信号So1开始递增且第二输出信号So2开始递减。比较模式下，若第一输入信号Si1的最低电位V-与第二输入信号Si2的最高电位V+相差超过125mV，第一输出信号So1与第二输出信号So2将如图3所示，在共模电位VCM处交错，产生一眼型交错。反的，若比较模式下第一输入信号Si1的最低电位V-与第二输入信号Si2的最高电位V+相差少于125mV，第一输出信号So1与第二输出信号So2不会在共模电位VCM交错产生图3所示的眼型交错。第一输入信号Si1与第二输入信号Si2的电位差(由眼图显示)可由背景技术所提及电路方块检测，详细内容在此不再赘述。以此实施方式为例，当第一输入信号Si1与第二输入信号Si2的电位差于比较模式下大于125mV，操作电路200会以眼型交叉显示电路所接收的差动信号(包括第一输入Si1与第二输入信号Si2)为有效信号，反之，若无眼型交叉产生，则判定其为无效信号。

再次参阅图2，偏压产生器210根据共模电位VCM产生的第一偏压Vb1以及第二偏压Vb2。在电阻R3与R4的作用下，箝位模式时，NMOS晶体管M9的电流与PMOS晶体管M10的电流相等。此实施例纵然设计参考电流I5与I6相等，但仅为其中一种实施方式，并非用来限定本发明范畴。

简言之，采用PMOS晶体管M10与NMOS晶体管M9于箝位模式下令第二输出信号So2与第一输出信号So1的电位差自VCM-I9*R4降低至Vb2+|Vgsp|-(Vb1-Vgsn)的技术将改善操作电路200的眼图检测速率。本发明并不限定PMOS晶体管M10与第二输出端No2的耦接关系以及NMOS晶体管M9与第一输出端No1的耦接关系同时发生。单独的耦接技术：仅耦接PMOS晶体管M10至第二输出端No2、或仅耦接NMOS晶体管M9至第一输出端No1都属于本发明的范畴。

图4揭示了本发明另一实施方式。操作电路400包括一差动放大级402、一偏置电流级404、一箝位NMOS晶体管406以及一偏压产生器408。类似图2所示的差动放大级，差动放大级402放大一组差动输入以输出一组差动输出。差动放大器402具有：一第一输入端N1’，接收上述差动输入的一第一输入信号Si1’；一第二输入端Ni2’，接收该组差动输入的第二输入信号Si2’；一第一输出端No1’，用以输出该组差动输出的第一输出信号So1’；以及一第二输出端No2’，用以输出该组差动输出中的第二输出信号So2’。偏置电流级404耦接第一与第二输出端点No1’与No2’以分别提供第一与第二输出端点No1’与No2’一第一偏置电流I1’以及一第二偏置电流I2’。第一与第二偏置电流I1’与I2’具有不同的电流值。箝位NMOS晶体管406具有一栅极耦接偏压Vbias、一源极耦接第一输出端No1’、以及一漏极耦接第二输出端No2’。根据第一输出端点No1’的第一输出信号So1’以及第二输出端点No2’的第二输出信号So2’，箝位NMOS晶体管406箝制第一与第二输出端点No1’与No2’的电位。如图4所示，第一与第二输出端点No1’与No2’之间仅存在单一个箝位晶体管。此外，操作电路400还包括一偏压产生器408，其中包括二极体式连接的一NMOS晶体管Md’以及一PMOS晶体管M1’。二极体式NMOS晶体管Md’具有一栅极耦接PMOS晶体管M1’的漏极。PMOS晶体管M1’的源极耦接一电压源Vdd’。二极体式NMOS晶体管Md’的栅极耦接偏压端点Nbias，以提供箝位NMOS晶体管406偏压电位Vbias。根据偏压Vb’，PMOS晶体管M1’提供二极体式NMOS晶体管Md’一参考电压(命名为Ir1)。如图所示，Vb’可偏压图4偏压放大级402的PMOS晶体管M5’。

由于图4所示的差动放大级402与偏置电流级404的运作类似图2所示的差动放大级202以及偏置电流级204，以下省略差动放大级402与偏置电流级404的描述，且集中焦点在操作电路400的箝位NMOS晶体管406与偏压产生器408。在箝位模式下，第一输入信号Si1’以及第二输入信号Si2’分别提供NMOS晶体管M3’与M4’电流I7’与I8’，其中电流I8’大于电流I7’。因此，第二输出信号So2’的电位将高于第一输出信号So1’，导致电流I9’自第二输出端点No2’经由电阻R3’与R4’流至第一输出端点No1’。因此，第二输出端点No2’与第一输出端点No1’的电位差愈来愈大，导致箝位NMOS晶体管406启动(此时，第二与第一输出端点No2’与No1’的电位差大于箝位NMOS晶体管406的阈值Vthn)。在箝位NMOS晶体管406启动的状态下，箝位NMOS晶体管406限定第二与第一输出端No2’与No1’之间的电位差为箝位NMOS晶体管406的漏极-源极电位差Vds。因此，在箝位模式下，第二输出信号So2’与第一输出信号So1’之间的电位差限制在上述电压Vds，致使操作电路400于比较模式与箝位模式之间的接换速度变快。由于比较模式下操作电路400的运作类似图2操作电路200，因此不再赘述。

参阅图4所示的实施方式，偏压产生器408负责产生偏压Vbias，以避免箝位NMOS晶体管406于比较模式下启动。若偏压Vbias与第一、第二输出信号So1’与So2’的共模电位VCM相等，第一与第二输出信号So1’与So2’于比较模式下所产生的小型眼型交错的电位差将受电位Vds限制；Vds为NMOS晶体管在箝位模式下的漏极-源极电位差。换句话说，若上述小型眼型交错的振荡低于电位差Vds，NMOS晶体管406不会被启动。偏压产生器的设计并不限定于图4所示的方块408，任何可产生偏压Vbias的偏压电路皆可用来实现它。图4所示的操作电路400可以高压装置实现。高压装置即具有高阈值电压值的装置。

图5为本发明的另一种实施方式。操作电路500包括一差动放大级502、一偏置电流级504、以及一箝位NMOS晶体管506。比照图2实施方式所使用的差动放大级，差动放大级502具有类似的操作：将一组差动输入放大以产生一组差动输出。差动放大级502具有：一第一输入端Ni1”，用以接收该组差动输入的第一输入信号Si1”；一第二输入端Ni2”，用以接收该组差动输入的第二输入信号Si2”；一第一输出端No1”，输出该组差动输出的第一输出信号So1”；以及一第二输出端No2”，输出该组差动输出的第二输出信号So2”。偏置电流级504耦接上述第一与第二输出端No1”与No2”以分别提供第一与第二输出端No1”与No2”一第一偏置电流I1”以及一第二偏置电流I2”。第一与第二偏置电流I1”与I2”具有不同的电流值。箝位NMOS晶体管506具有一栅极耦接第二输出端No2”、一源极耦接第一输出端No1”、以及一漏极耦接第二输出端No2”。根据第一输出端No1”上的第一输出信号So1”与第二输出端No2”上的第二输出信号So2”，箝位NMOS晶体管506箝制第一与第二输出端No1”与No2”上的电位。第一与第二输出端No1”与No2”之间仅耦接有单一个箝位晶体管。

由于差动放大级502与偏置电流级504的操作类似图2所示的差动放大级202与偏置电流级204，因此不再赘述其内容。以下篇幅主要讨论操作电路500的箝位NMOS晶体管506与偏压产生器508操作。在箝位模式下，第一与第二输入信号Si1”与Si2”分别提供电流I7”与I8”至NMOS晶体管M3”与M4”。此时，电流I8”大于电流I7”。第二输出信号So2”的电位高于第一输出信号So1”。电流I9”因而自第二输出端No2”经电阻R3”与R4”流至第一输出端No1”。第二输出端No2”与第一输出端No1”的电位差将愈来愈大，且在大于箝位NMOS晶体管506的阈值电压Vthn后启动箝位NMOS晶体管506。在箝位NMOS晶体管506启动的状态下，第二输出端No2”与第一输出端No1”之间电位差将受限于箝位NMOS晶体管506的漏极-源极电位差Vds。换言之，在箝位模式下，第二输出信号So2”与第一输出信号So1”之间的电位差限制于电压值Vds；此有限电位差将加快操作电路500于比较模式与箝位模式之间切换的速度。由于操作电路500的比较模式操作类似操作电路200的比较模式操作，因此不再赘述。

图5所示的实施方式可使用低电压装置实现操作电路500。低电压装置即其内器件具有低阈值的装置。此设计可解决箝位NMOS晶体管506的阈值电压受基板效应(body effect)影响而上升的问题。

任何本领域技术人员基于上述说明书内容发展出的装置或方法皆属于本发明的范畴。

Claims (4)

1.一种操作电路，其特征在于，所述操作电路包括：

一差动放大级，放大一组差动输入以产生一组差动输出，所述差动放大级具有一第一输入端、一第二输入端、一第一输出端以及一第二输出端，所述第一输入端接收该组差动输入的一第一输入信号，所述第二输入端接收该组差动输入的一第二输入信号，所述第一输出端输出该组差动输入的一第一输出信号，所述第二输出端输出该组差动输入的一第二输出信号；

一偏置电流级，耦接所述第一与第二输出端，以提供所述第一输出端一第一偏置电流、且提供所述第二输出端一第二偏置电流，所述第一与第二偏置电流具有不同电流值；

一第一箝位装置，耦接所述第一输出端，且根据所述第一输出端的所述第一输出信号箝制所述第一输出端的电位，所述第一箝位装置包括一第一晶体管，所述第一晶体管具有一控制端耦接一第一偏压、一第一端耦接所述第一输出端、以及一第二端耦接一第一参考电压；以及

一第二箝位装置，耦接所述第二输出端，且根据所述第二输出端的所述第二输出信号箝制所述第二输出端的电位，所述第二箝位装置包括一第二晶体管，所述第二晶体管具有一控制端耦接一第二偏压、一第一端耦接所述第二输出端、以及一第二端耦接一第二参考电压，所述第一与第二参考电压具有不同电压值。

2.如权利要求1所述的操作电路，其特征在于，所述差动放大级还包括一共模电压端，所述共模电压端的电位等于所述第一与第二输出端的所述第一与第二输出信号的一共模电压，且所述操作电路还包括：

一偏压产生器，耦接所述共模电压端、所述第一晶体管以及所述第二晶体管，用以根据所述共模电压产生所述第一与第二偏压。

3.如权利要求2所述的操作电路，其特征在于，所述偏压产生器包括：

一运算放大器，具有一第一输入端耦接所述共模电压端，并且具有一第二输入端耦接所述运算放大器的一输出端；

一第一电阻，具有一第一端耦接所述运算放大器的所述输出端，且具有一第二端耦接所述第一晶体管的所述控制端、且接收一第一参考电流；以及

一第二电阻，具有一第一端耦接所述运算放大器的所述输出端，且具有一第二端耦接所述第二晶体管的所述控制端、且接收一第二参考电流。

4.如权利要求1所述的操作电路，其特征在于，所述第一箝位装置包括一第一晶体管，所述第一晶体管具有一控制端耦接一第一偏压、一第一端耦接所述第一输出端、以及一第二端耦接一第一参考电位。

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