CN1945851A - Sonos栅极结构及其形成方法 - Google Patents
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- CN1945851A CN1945851A CNA2006100649648A CN200610064964A CN1945851A CN 1945851 A CN1945851 A CN 1945851A CN A2006100649648 A CNA2006100649648 A CN A2006100649648A CN 200610064964 A CN200610064964 A CN 200610064964A CN 1945851 A CN1945851 A CN 1945851A
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- 238000000034 method Methods 0.000 title claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 65
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000007254 oxidation reaction Methods 0.000 claims description 19
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000013459 approach Methods 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 abstract description 2
- 239000000463 material Substances 0.000 description 21
- 239000003989 dielectric material Substances 0.000 description 18
- 238000005530 etching Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910052582 BN Inorganic materials 0.000 description 8
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 238000006396 nitration reaction Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000012940 design transfer Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
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Abstract
本发明提供一种SONOS栅极结构及其形成方法,所述SONOS栅极结构,包含:一具有侧壁的栅极图案位于一基底上,其中栅极图案包括一栅极介电层及一栅极电极;一氧化层结构位于基底上及栅极图案的侧壁,其中氧化层结构包括一相对较薄的部分位于基底上,及一相对较厚的部分位于栅极图案的侧壁;以及一捕获侧壁介电层位于邻近栅极图案的侧壁的氧化层结构上。本发明所述SONOS栅极结构及其形成方法,可保持高速的写入/擦除速度,且可降低栅极干扰。
Description
技术领域
本发明是有关于一种非易失性存储器,特别有关于一种具有双重厚度(dual-thickness)氧化层的具有硅-氧化层-氮化层-氧化层-硅结构(silicon-oxide-nitride-oxide-silicon,SONOS)的栅极结构及制造方法。
背景技术
非易失性存储器可依其栅极结构分为堆叠栅极及SONOS栅极。SONOS栅极由于制程及结构简单、需要较低的操作电压以及较传统浮置栅极(floating gate)较低的外在电荷损失,因此受到越来越多的关注。SONOS栅极通过氮化层储存电荷,并且于氮化层周围有氧化层以形成氧化层、氮化层、氧化层(oxide-nitride-oxide)的堆叠结构(又称为侧壁SONOS栅极结构,sidewallSONOS gate structure),其不具有浮置栅极,且与CMOS的制程相容。
但是,SONOS栅极使用的隧道氧化层(tunnel oxide)既提供电子写入(program)又提供空穴擦除(erase),因此导致在高密度的嵌入式快闪存储器的写入时间变慢。隧道氧化层是在栅极完成后形成,故使用基底上的氧化层作为隧道氧化层,还是必须于栅极侧壁形成氧化层,如此将导致在写入时共用相同字线(word line)的选择的位线发生严重的读取干扰(read disturb)而未选择的位线发生栅极干扰(gate disturb)。
有一种减少SONOS栅极的栅极干扰的方法是将隧道氧化层的厚度增加。然而,厚度增加的隧道氧化层导致写入/擦除(P/E)速度下降。因此,需要一种可抑制栅极干扰,同时,又维持高写入/擦除(P/E)速度的SONOS栅极结构。
发明内容
鉴于上述,本发明提供一种SONOS栅极结构,包含:一具有侧壁的栅极图案,位于一基底上,其中栅极图案包括一栅极介电层及一栅极电极;一氧化层结构,位于基底上及栅极图案的侧壁,其中氧化层结构包括一相对较薄的部分位于基底上,及一相对较厚的部分位于栅极图案的侧壁;以及一捕获侧壁介电层,位于该氧化层结构上。
本发明所述的SONOS栅极结构,该氧化层结构的该相对较薄部分的厚度约小于或等于60。
本发明所述的SONOS栅极结构,该氧化层结构的该相对厚部分的厚度约大于或等于70。
本发明所述的SONOS栅极结构,该氧化层结构是包括氧化硅。
本发明所述的SONOS栅极结构,该捕获侧壁介电层是包括氮化硅。
本发明再提供一种SONOS栅极结构的形成方法,包含:形成一具有侧壁的栅极图案于一基底上,其中栅极图案包括一栅极介电层形成于基底上,及一栅极电极形成于栅极介电层上;形成一第一氧化层于栅极图案及基底上;回蚀刻第一氧化层以曝露基底及栅极图案的顶部,并且留下第一氧化层于栅极图案的侧壁以形成一侧壁氧化层;形成一第二氧化层于基底及侧壁氧化层上,其中位于基底上的第二氧化层是为一相对较薄的氧化层,位于栅极图案的侧壁的侧壁氧化层及第二氧化层是为一相对较厚的氧化层;以及形成一捕获侧壁介电层于该第二氧化层上。
本发明所述的SONOS栅极结构的形成方法,另包括以该捕获侧壁介电层为罩幕实施离子注入于该基底以形成一源/漏极区。
本发明再提供一种SONOS栅极结构的形成方法,包含:形成一具有侧壁的栅极图案于一基底上,其中栅极图案包括一栅极介电层形成于基底上,及一栅极电极形成于栅极介电层上;形成一第一氧化层于栅极图案及基底上;形成一第一介电层于第一氧化层上;回蚀刻第一介电层以曝露第一氧化层,留下位于栅极图案的侧壁的第一介电层,以形成一第一侧壁介电层;回蚀刻第一氧化层及第一侧壁介电层以暴露基底及栅极图案的顶部,并且留下位于栅极图案的侧壁上的第一氧化层以形成一侧壁氧化层,其中第一侧壁介电层位于侧壁氧化层上;形成一第二氧化层于基底、栅极图案及侧壁氧化层上;形成一第二介电层于第一侧壁介电层及第二氧化层上;以及回蚀刻该第二介电层以暴露该第二氧化层,并且留下于该栅极图案的侧壁及部分的该第二氧化层上的该第二介电层,以形成一第二侧壁介电层。
本发明所述的SONOS栅极结构的形成方法,位于该基底上的该第二氧化层是为一相对较薄的氧化层,于该栅极图案的侧壁的该侧壁氧化层是为一相对较厚的氧化层。
本发明所述的SONOS栅极结构的形成方法,该第一侧壁介电层及该第二侧壁介电层共同作为一捕获侧壁介电层。
本发明所述的SONOS栅极结构的形成方法,该第一介电层及该第二介电层是包括氮化硅。
本发明所述的SONOS栅极结构的形成方法,另包括以该捕获侧壁介电层为罩幕实施离子注入于该基底以形成一源/漏极区。
本发明所述的SONOS栅极结构的形成方法,是以热氧化法形成该第二氧化层于该基底、该栅极图案及该侧壁氧化层上。
本发明所述SONOS栅极结构及其形成方法,可保持高速的写入/擦除速度,且可降低栅极干扰。
附图说明
图1是绘示根据本发明实施例的具有双重厚度氧化层的SONOS栅极结构剖面图;
图2A至图2F是绘示根据本发明的实施例的具有双重厚度氧化层的SONOS栅极结构制造方法剖面图;
图3A至图3F是绘示根据本发明的另一实施例的具有双重厚度氧化层的SONOS栅极结构制造方法剖面图。
具体实施方式
本发明的实施例提供一种具有双重厚度氧化层的SONOS栅极结构,其可降低隧道层厚度造成的栅极干扰及写入/擦除速度的降低。双重厚度的氧化层包含在基底上相对较薄的氧化层以及在栅极侧壁的相对较厚的氧化层。前者作为沟道氧化层,以保持高速的写入/擦除速度;后者是作为降低栅极干扰。如此,双重厚度的氧化层不但能抑制栅极干扰且能保持高速的写入/擦除速度。双重厚度的氧化层可包括氧化硅或其他含氧介电材料。虽然本发明的实施例是以氧化层作为隧道层,但本发明提供的参数亦适用以其他介电材料作为隧道层的情况下。
请参照图1,其是绘示根据本发明实施例的具有双重厚度氧化层的SONOS栅极结构。侧壁SONOS结构包含具有一侧壁15的一栅极图案形成于一基底10上。其中,栅极图案包含一栅极介电层12形成于基底10上、以及一栅极电极14形成于栅极介电层12上。一双重厚度氧化层结构16沿着基底10及栅极图案的侧壁15形成。一捕获侧壁介电层(trapping dielectric spacer)18形成于双重厚度氧化层结构16上并与栅极图案的侧壁15邻近。源/漏极区20分别形成于基底10内且邻近捕获侧壁介电层18。
基底10可包括硅、锗或复合半导体。基底10亦可包括外延层(epitaxial layer)于块状(bulk)半导体、硅锗于块状硅、硅于块状硅锗及硅覆盖绝缘层(SOI)基底。基底10可包含有隔离元件以隔离基底上不同的元件。栅极介电层12可包含氧化硅,其通过热氧化法(thermal oxidation process)或化学气相沉积法(CVD)形成。栅极介电层12亦可使用其他介电材料,例如氮化物、氮氧化物、高介电系数材料、其他非导体及其组合。栅极介电层12的厚度可视SONOS存储器的微小化需求而决定。栅极电极层14可包括多晶硅材料,其通过低压化学气相沉积法(LPCVD)、化学气相沉积法(CVD)、物理气相沉积法(PVD)或溅渡法(sputtering)形成。栅极电极层14可实施离子注入以得到所欲得的导电型态。栅极电极层亦可为金属、合金、单晶硅或其组合。
双重厚度氧化层结构16包括形成于基底10上的一较薄的氧化层16a以及形成于侧壁15上的一较厚的氧化层16b。较薄的氧化层16a是作为沟道氧化层以保持高速的写入/擦除速度,其厚度T1≤60(例如20~60)。较厚的氧化层16b用于抑制栅极干扰,其厚度T2≥70(例如70~200)。双重厚度氧化层结构16是以化学气相沉积法或热氧化法形成的氧化硅较佳。其他介电材料亦可代替氧化硅,例如高介电系数材料、金属氧化物或其他含氧的材料。
捕获侧壁介电层18通过沉积、微影及蚀刻等技术形成。其为氮化硅层较佳,或者,其他介电材料亦可代替氮化硅,例如氮氧化硅、氮化硼(boron nitride)或其他具有大量捕获阱的高介电系数材料。
图2A至图2F是绘示根据本发明的实施例的具有双重厚度氧化层的SONOS栅极结构的制造方法剖面图。其中与图1相同的部分将不再加以赘述。请参阅图2A,介电材料、栅极材料及罩幕层依序沉积于基底10的主动区上。接着,通过图案化及蚀刻步骤形成具有侧壁15的栅极图案11。栅极图案11包含栅极介电层12及栅极电极14。随后,移除罩幕层。图案化步骤包括微影及蚀刻制程以将光罩的图案转移至材料上。微影制程包含有光致抗蚀剂涂布、软烤(soft baking)、对准(mask aligning)、曝光(exposing)、曝光后烘烤(post-exposure baking)、显影(developingphotoresist)、硬烤(hard baking)及光致抗蚀剂移除等步骤。蚀刻步骤包含湿蚀刻、干蚀刻、反应离子蚀刻(RIE)或其他方法。
请参阅图2B,一第一氧化层22形成于基底10上,其至少覆盖栅极侧壁15。举例而言,第一氧化层22以热氧化法形成于基底10及栅极电极14上,其具有厚度t3约100~300。第一氧化层22是以热氧化法或化学气相沉积法形成的氧化硅为佳。其他介电材料亦可代替氧化硅,例如高介电系数材料、金属氧化物或其他含氧的材料。
请参阅图2C,回蚀刻第一氧化层22以曝露栅极电极14的顶部,并且留下侧壁氧化层22a于栅极侧壁15上。换言之,蚀刻第一氧化层22的一部分(水平部分)以曝露基底10及栅极电极14的顶部;然而留下第一氧化层22的邻近栅极电极14及栅极介电层12的部分(垂直部分)。回蚀刻步骤可使用非等向性蚀刻,例如干蚀刻,或其他等离子蚀刻法。
请参阅图2D,一第二氧化层24形成于基底10上并沿着侧壁氧化层22a及栅极电极14的顶部形成。举例而言,第二氧化层24以热氧化法坦覆性的形成于基底10、侧壁氧化层24及栅极电极14上,其具有厚度t4约20~60。借此,侧壁氧化层22a及第二氧化层24共同形成具有双重厚度的氧化层结构16。其中,形成于基底10的第二氧化层24作为较薄的氧化层16a,而位于栅极侧壁15的侧壁氧化层22a与第二氧化层24作为较厚的氧化层16b。第二氧化层24是以热氧化法或化学气相沉积法形成的氧化硅为佳。其他介电材料亦可代替氧化硅,例如高介电系数材料、金属氧化物或其他含氧的材料。第二氧化层24可使用与第一氧化层22相同的材料。其中,本发明提供的参数亦适用当第二氧化层24与第一氧化层22使用不同氧化物的情况下。
请参阅图2E,沉积捕获介电材料18a于基底10上以覆盖第二氧化层24。请参阅图2F,通过微影及蚀刻等步骤图案化沉积捕获介电材料18a而形成邻近于栅极侧壁15的侧壁介电层18。捕获介电材料18a为氮化硅较佳,或者,其他介电材料亦可代替氮化硅,例如氮氧化硅、氮化硼(boron nitride)或其他具有大量捕获阱的高介电系数材料。在完成具有双重厚度的氧化层16及侧壁介电层18后,可利用侧壁介电层18为罩幕实施离子注入于基底10中,以形成源/漏区。遗留在栅极电极14顶端的第二氧化层24可予以保留或去除。
图3A至图3F是绘示根据本发明的另一实施例的具有双重厚度氧化层的SONOS栅极结构制造方法剖面图。其中与图1相同的部分将不再加以赘述。请参阅图3A,介电材料、栅极材料及罩幕层依序沉积于基底10的主动区上。接着,通过图案化及蚀刻步骤形成具有侧壁15的栅极图案11。栅极图案11包含栅极介电层12及栅极电极14。随后,移除罩幕层。图案化步骤包括微影及蚀刻制程以将光罩的图案转移至材料上,该步骤如图2A所述在此不加以赘述。
请参阅图3B,一第一氧化层32及一第一介电层34依序形成于基底10上。举例而言,第一氧化层32通过热氧化法形成于基底10及栅极电极14上,其具有厚度t5约70~200。第一氧化层32是以热氧化法或化学气相沉积法形成的氧化硅为佳。其他介电材料亦可代替氧化硅,例如高介电系数材料、金属氧化物或其他含氧的材料。第一介电层34以热氧化法坦覆性的形成于第一氧化层32上,其为具有厚度t6约20~60的氮化硅较佳。或者,其他介电材料亦可代替氮化硅,例如氮氧化硅、氮化硼(boron nitride)或其他具有大量捕获阱的高介电系数材料。
请参阅图3C,回蚀刻第一介电层34以暴露第一氧化层32的水平部分,并且留下侧壁介电层34a于邻近栅极侧壁15的第一氧化层32的垂直部分上。回蚀刻步骤可使用非等向性蚀刻,例如干蚀刻、反应离子蚀刻(RIE)或其他等离子蚀刻法。
请参阅图3D,回蚀刻第一氧化层32以曝露基底10及栅极电极14的顶部,并且留下侧壁氧化层32a于栅极侧壁15。换言之,蚀刻第一氧化层32的水平部分以曝露基底10及栅极电极14的顶部;然而留下第一氧化层32的邻近栅极电极14及栅极介电层12的垂直部分。回蚀刻步骤可使用非等向性蚀刻,例如干蚀刻、反应离子蚀刻(RIE)或其他等离子蚀刻法。
请参阅图3E,选择性形成一第二氧化层36于基底10、侧壁氧化层32a及栅极电极14上。举例而言,以热氧化法选择性的生成第二氧化层36于基底10、侧壁氧化层32a及栅极电极14上,其具有厚度约20~60。第二氧化层36是以热氧化法或化学气相沉积法形成的氧化硅为佳。其他介电材料亦可代替氧化硅,例如高介电系数材料、金属氧化物或其他含氧的材料。第二氧化层36可使用与第一氧化层32相同的材料。其中,本发明提供的参数亦适用当第二氧化层36与第一氧化层32使用不同氧化物的情况下。在此,侧壁氧化层32a及第二氧化层36共同形成具有双重厚度的氧化层结构。其中形成于基底10的第二氧化层36作为较薄的氧化层16a,而位于栅极侧壁15的侧壁氧化层32a作为较厚的氧化层16b。
接续图3E,沉积第二介电层38于基底10以覆盖第二氧化层36及侧壁介电层34a”。第二介电层38为氮化硅层较佳,或者,其他介电材料亦可代替氮化硅,例如氮氧化硅、氮化硼(boron nitride)或其他具有大量捕获阱的高介电系数材料。第二介电层38可使用与第一介电层34相同的捕获介电材料。其中,本发明提供的参数亦适用当第二介电层38与第一介电层34使用不同氧化物的情况下。请参阅图3F,通过微影及蚀刻制程,第二介电层38与侧壁介电层34a”共同形成邻近栅极侧壁15的捕获侧壁介电层18。在完成具有双重厚度氧化层结构16及侧壁介电层18后,可利用侧壁介电层18为罩幕实施离子注入于基底10中,以形成源/漏区。遗留在栅极电极14顶端的第二氧化层36可予以保留或去除。
虽然本发明已通过较佳实施例说明如上,但该较佳实施例并非用以限定本发明。本领域的技术人员,在不脱离本发明的精神和范围内,应有能力对该较佳实施例做出各种更改和补充,因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下:
10:基底
11:栅极图案
12:栅极介电层
14:栅极电极
15:栅极侧壁
16:双重厚度的氧化层结构
16a:较薄的氧化层
16b:较厚的氧化层
18:捕获侧壁介电层
20:源/漏极区
22:第一氧化层
22a:侧壁氧化层
24:第二氧化层
32:第一氧化层
32a:侧壁氧化层
34:第一介电层
34a、34a”:侧壁介电层
36:第二氧化层
38:第二介电层
Claims (13)
1.一种SONOS栅极结构,其特征在于,所述SONOS栅极结构包括:
一具有侧壁的栅极图案位于一基底上,其中该栅极图案包括一栅极介电层及一栅极电极;
一氧化层结构,位于该基底上及该栅极图案的侧壁,其中该氧化层结构包括一相对较薄的部分位于该基底上,及一相对较厚的部分位于该栅极图案的侧壁;以及
一捕获侧壁介电层,位于该氧化层结构上。
2.根据权利要求1所述的SONOS栅极结构,其特征在于,该氧化层结构的该相对较薄部分的厚度小于或等于60。
3.根据权利要求1所述的SONOS栅极结构,其特征在于,该氧化层结构的该相对厚部分的厚度大于或等于70。
4.根据权利要求1所述的SONOS栅极结构,其特征在于,该氧化层结构是包括氧化硅。
5.根据权利要求1所述的SONOS栅极结构,其特征在于,该捕获侧壁介电层是包括氮化硅。
6.一种SONOS栅极结构的形成方法,其特征在于,所述SONOS栅极结构的形成方法包括:
形成一具有侧壁的栅极图案于一基底上,其中该栅极图案包括一栅极介电层形成于该基底上,及一栅极电极形成于该栅极介电层上;
形成一第一氧化层于该栅极图案及该基底上;
回蚀刻该第一氧化层以曝露该基底及该栅极图案的顶部,并且留下该第一氧化层于该栅极图案的侧壁以形成一侧壁氧化层;
形成一第二氧化层于该基底及该侧壁氧化层上,其中位于该基底上的该第二氧化层是为一相对较薄的氧化层,位于该栅极图案的侧壁的该侧壁氧化层及该第二氧化层是为一相对较厚的氧化层;以及
形成一捕获侧壁介电层于该第二氧化层上。
7.根据权利要求6所述的SONOS栅极结构的形成方法,其特征在于,另包括以该捕获侧壁介电层为罩幕实施离子注入于该基底以形成一源/漏极区。
8.一种SONOS栅极结构的形成方法,其特征在于,所述SONOS栅极结构的形成方法包括:
形成一具有侧壁的栅极图案于一基底上,其中该栅极图案包括一栅极介电层形成于该基底上,及一栅极电极形成于该栅极介电层上;
形成一第一氧化层于该栅极图案及该基底上;
形成一第一介电层于该第一氧化层上;
回蚀刻该第一介电层以曝露该第一氧化层,留下位于该栅极图案的侧壁的该第一介电层,以形成一第一侧壁介电层;
回蚀刻该第一氧化层及该第一侧壁介电层以暴露该基底及该栅极图案的顶部,并且留下位于该栅极图案的侧壁上的该第一氧化层,以形成一侧壁氧化层,其中该第一侧壁介电层位于该侧壁氧化层上;
形成一第二氧化层于该基底、该栅极及该侧壁氧化层上;
形成一第二介电层于该第一侧壁介电层及该第二氧化层上;以及
回蚀刻该第二介电层以暴露该第二氧化层,并且留下于该栅极图案的侧壁及部分的该第二氧化层上的该第二介电层,以形成一第二侧壁介电层。
9.根据权利要求8所述的SONOS栅极结构的形成方法,其特征在于,位于该基底上的该第二氧化层是为一相对较薄的氧化层,于该栅极图案的侧壁的该侧壁氧化层是为一相对较厚的氧化层。
10.根据权利要求8所述的SONOS栅极结构的形成方法,其特征在于,该第一侧壁介电层及该第二侧壁介电层共同作为一捕获侧壁介电层。
11.根据权利要求8所述的SONOS栅极结构的形成方法,其特征在于,该第一介电层及该第二介电层是包括氮化硅。
12.根据权利要求8所述的SONOS栅极结构的形成方法,其特征在于,另包括以该捕获侧壁介电层为罩幕实施离子注入于该基底以形成一源/漏极区。
13.根据权利要求8所述的SONOS栅极结构的形成方法,其特征在于,是以热氧化法形成该第二氧化层于该基底、该栅极图案及该侧壁氧化层上。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/243,165 | 2005-10-04 | ||
US11/243,165 US20070075385A1 (en) | 2005-10-04 | 2005-10-04 | Sidewall SONOS gate structure with dual-thickness oxide and method of fabricating the same |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1945851A true CN1945851A (zh) | 2007-04-11 |
Family
ID=37901091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2006100649648A Pending CN1945851A (zh) | 2005-10-04 | 2006-03-20 | Sonos栅极结构及其形成方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US20070075385A1 (zh) |
CN (1) | CN1945851A (zh) |
TW (1) | TWI267201B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101483154B (zh) * | 2008-01-07 | 2010-08-25 | 中芯国际集成电路制造(上海)有限公司 | 一种双栅氧器件的栅极侧墙制造方法 |
CN101459139B (zh) * | 2007-12-10 | 2010-11-03 | 上海华虹Nec电子有限公司 | 电荷囚禁器件的制作工艺方法 |
CN103165615B (zh) * | 2011-12-19 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 分栅快闪存储器及其形成方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101005638B1 (ko) * | 2006-12-04 | 2011-01-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 제조방법 |
US20120146175A1 (en) * | 2010-12-09 | 2012-06-14 | Nicolas Loubet | Insulating region for a semiconductor substrate |
US8796147B2 (en) | 2010-12-17 | 2014-08-05 | Stmicroelectronics, Inc. | Layer formation with reduced channel loss |
US9159579B2 (en) * | 2013-10-25 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lithography using multilayer spacer for reduced spacer footing |
CN104934306B (zh) * | 2014-03-18 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件间隙壁的制造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4620334B2 (ja) * | 2003-05-20 | 2011-01-26 | シャープ株式会社 | 半導体記憶装置、半導体装置及びそれらを備える携帯電子機器、並びにicカード |
US7151293B1 (en) * | 2004-08-27 | 2006-12-19 | Spansion, Llc | SONOS memory with inversion bit-lines |
-
2005
- 2005-10-04 US US11/243,165 patent/US20070075385A1/en not_active Abandoned
-
2006
- 2006-01-24 TW TW095102589A patent/TWI267201B/zh not_active IP Right Cessation
- 2006-03-20 CN CNA2006100649648A patent/CN1945851A/zh active Pending
-
2009
- 2009-12-29 US US12/648,598 patent/US8653576B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101459139B (zh) * | 2007-12-10 | 2010-11-03 | 上海华虹Nec电子有限公司 | 电荷囚禁器件的制作工艺方法 |
CN101483154B (zh) * | 2008-01-07 | 2010-08-25 | 中芯国际集成电路制造(上海)有限公司 | 一种双栅氧器件的栅极侧墙制造方法 |
CN103165615B (zh) * | 2011-12-19 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 分栅快闪存储器及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
US20070075385A1 (en) | 2007-04-05 |
TWI267201B (en) | 2006-11-21 |
TW200715573A (en) | 2007-04-16 |
US20100136779A1 (en) | 2010-06-03 |
US8653576B2 (en) | 2014-02-18 |
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C06 | Publication | ||
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RJ01 | Rejection of invention patent application after publication |
Open date: 20070411 |