CN1930563A - 多地址两信道总线结构 - Google Patents

多地址两信道总线结构 Download PDF

Info

Publication number
CN1930563A
CN1930563A CNA2005800074451A CN200580007445A CN1930563A CN 1930563 A CN1930563 A CN 1930563A CN A2005800074451 A CNA2005800074451 A CN A2005800074451A CN 200580007445 A CN200580007445 A CN 200580007445A CN 1930563 A CN1930563 A CN 1930563A
Authority
CN
China
Prior art keywords
data
write
reading
broadcasting
receiving unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800074451A
Other languages
English (en)
Other versions
CN1930563B (zh
Inventor
理查德·杰拉尔德·霍夫曼
贾亚·普拉喀什·苏布拉马尼亚姆·贾纳桑
托马斯·约翰·洛厄里
佩里·威尔曼·小雷马克吕思
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN1930563A publication Critical patent/CN1930563A/zh
Application granted granted Critical
Publication of CN1930563B publication Critical patent/CN1930563B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Small-Scale Networks (AREA)
  • Information Transfer Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Bus Control (AREA)
  • Semiconductor Memories (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)

Abstract

本发明揭示一种处理系统，其具有由一多地址两信道总线连接的一发送组件和一接收组件。所述发送装置可在所述总线的第一信道上广播包含复数个读取地址位置的读取地址信息、包含复数个写入地址位置的写入地址信息、和写入数据。所述发送组件还可每次广播所述读取和写入地址信息多地址位置。所述接收组件可基于所述写入地址信息存储在所述第一信道上广播的所述写入数据；基于所述读取地址信息从所述接收组件检索读取数据；且在所述总线的第二信道上广播检索到的读取数据。

Description

多地址两信道总线结构
相关申请案
本申请案主张2004年1月22日申请的美国临时申请案第60/538,505号的优选权。
技术领域
本揭示内容一般来说涉及数字系统，且更具体来说涉及多地址两信道总线结构。
背景技术
通过使复杂的处理任务能够仅仅以键盘的几次敲击而得以执行，计算机已经使电子工业经历了一场革命。这些复杂的任务可包含若干复合组件，其通过使用总线而以快速且有效的方式彼此通信。总线为计算机中组件之间的信道或路径。
典型计算机包括具有系统存储器的处理器。高带宽系统总线可用于支持处理器与系统存储器之间的通信。另外，还可具有较低性能总线，其用于将数据传递到较低带宽组件。在一些情况下，还可具有配置总线，其用于对各种资源进行编程。电桥可用于在较高与较低带宽总线之间有效地传递数据，且提供协议转换。
一般驻留在计算机中的总线已实施为共用总线。共用总线提供让任何数目的组件在共同路径或信道上进行通信的装置。近来点到点切换连接已变得愈加盛行。点到点切换连接在两个组件之间提供直接的连接，同时他们彼此进行通信。多个直接的链接可用于允许若干组件在不彼此减慢的情况下进行通信。
常规总线设计通常包括独立且单独的读取、写入和一个或一个以上地址信道。通过将地址位置放置在地址信道上且发送适当的读取/写入控制信号，处理器(例如)可对系统存储器进行读取或写入。当微处理器将数据写入到系统存储器时，其在写入信道上发送所述数据。当微处理器从系统存储器中读取数据时，其在读取信道上接收所述数据。
尽管此特定总线结构提供相当标准化的方法在计算机的组件之间进行通信，但其需要若干专用信道。这些信道需要驱动器、接收器和缓冲器电路，其所有都消耗功率。在集成电路应用中，这些信道占用有用的芯片区域。因此，所属领域中需要一种简化的总线结构。
发明内容
在本发明的一方面中，在总线上在发送组件与接收组件之间进行通信的方法包括在第一信道上从发送组件广播包含复数个读取地址位置的读取地址信息、包含复数个写入地址位置的写入地址信息、和写入数据。所述发送组件还每次广播所述读取和写入地址信息多地址位置。所述方法进一步包括基于写入地址信息而将在第一信道上广播的写入数据存储在接收组件处；基于读取地址信息而从接收组件检索读取数据；和在第二信道上从接收组件广播检索到的读取数据。
在本发明的另一方面中，处理系统包括：具有第一与第二信道的总线、发送组件和接收组件。发送组件经配置以在第一信道上广播包含复数个读取地址位置的读取地址信息、包含复数个写入地址位置的写入地址信息、和写入数据。发送组件经进一步配置以每次广播所述读取和写入地址信息多地址位置。接收组件经配置以基于写入地址信息而存储在第一信道上广播的写入数据；基于读取地址信息而检索读取数据；且在第二信道上将检索到的读取数据广播到发送组件。
在本发明的另一方面中，处理系统包括：具有第一与第二信道的总线。所述处理系统还包括用于在第一信道上广播包含复数个读取地址位置的读取地址信息、包含复数个写入地址位置的写入地址信息、和写入数据的装置，所述读取与写入地址信息为每次广播的多地址位置。处理系统进一步包括用于基于写入地址信息而存储在所述第一信道上广播的写入数据的装置；基于读取地址信息而检索读取数据的装置；且在第二信道上将检索到的读取数据广播到发送组件的装置。
应了解，从以下的详细描述内容中，所属领域的技术人员将易于明了本发明的其它实施例，其中本发明的各种实施例通过说明方式而显示并描述。应认识到，本发明能够具有其它且不同的实施例，且其若干细节能够在各个其它方面进行修改，所有这些都不违背本发明的精神和范围。因此，图式和详细描述内容本质上被认为是说明性的，而非限制性的。
附图说明
在附图中，通过实例方式，而非限制方式来说明本发明的方面，其中：
图1是说明处理系统中两个组件之间在两信道总线上的点到点连接的实例的概念方框图；
图2是说明处理系统中两个组件之间在多地址两信道总线上的点到点连接的实例的概念方框图；
图3是显示在多地址两信道总线上的四地址流水线读取操作的时序图；
图4是显示在多地址两信道总线上的六地址流水线读取操作的时序图；和
图5是显示在多地址两信道总线上的读取和写入操作的时序图。
具体实施方式
结合附图在下文中陈述的详细描述内容希望作为本发明的各种实施例的描述内容，而不希望代表其中可实践本发明的唯一实施例。此揭示内容中所述的每个实施例仅作为本发明的实例或说明而提供，且不应必然地理解为比其它实施例优选或有利。所述详细描述内容包括用于提供对本发明的全面理解的目的的特定细节。然而，所属领域的技术人员将了解，可在不具有这些特定细节的情况下实践本发明。在一些情况下，为了避免混淆本发明的概念，众所周知的结构和组件以方框图形式显示。首字母缩写和其它描述性术语仅可用于方便和清晰的目的，且不希望限制本发明的范围。
图1是说明处理系统中两个组件之间在总线上的点到点连接的实例的概念方框图；处理系统100可为协作执行一个或一个以上处理功能的组件的集合。通常，处理系统将为计算机，或驻留于计算机中，且能够处理、检索并存储信息。处理系统可为独立系统(stand-alone system)。或者，处理系统可嵌入任何装置中，包括(例如)蜂窝式电话。
显示处理系统100，其中发送组件102在总线106上与接收组件104通信。在处理系统100的一个实施例中，总线106为发送组件102与接收组件之间的专用总线。在处理系统100的另一实施例中，发送组件102通过总线互连(未图示)在总线106上以点到点连接与接收组件104通信。此外，所属领域的技术人员将易于了解，整个此揭示内容中描述的发明性方面并非限于专用总线或点到点切换连接，而是可应用于任何类型的总线技术，包括(例如)共用总线。
发送组件102可为任何类型的总线控制组件，包括(例如)微处理器、数字信号处理器(DSP)、直接存储器存取控制器(direct memory access controller)、电桥、可编程逻辑组件、离散门或晶体管逻辑、或任何其它信息处理组件。
接收组件104可以是任何存储组件，包括(例如)寄存器、存储器、电桥、或能够检索并存储信息的任何其它组件。接收组件的每个地址位置处的存储容量可根据特定应用和整体设计约束而有所不同。出于解释目的，将把接收组件描述为具有每地址位置1字节的存储容量。
在此实例中，可通过除去用于常规总线结构中的地址信道来减小总线106的复杂性。可通过将写入信道重新定义为“传输信道”108来达到除去地址信道的目的。传输信道108可用作一般媒介，用于以时分多路复用的方式，在发送组件102与接收组件104之间广播信息。
发送组件102可从接收组件104中读取或写入接收组件104。在发送组件102写入接收组件104的情况下，发送组件102可对一个或一个以上边带信号112进行取样，以确认接收组件104准备好执行写入操作。如果发送组件102接收到确认，那么其可在传输信道108上广播地址位置，随后写入数据。发送组件102还可使用一个或一个以上边带信号114来请求写入操作且指示所广播的数据字节数。如果写入数据为多个字节，那么接收组件104可将所述数据存储在以在传输信道108上广播的地址位置为开头的循序地址位置区块中。举例来说，如果发送装置广播地址位置100HEX，随后为4字节的写入数据，那么接收组件可将所述数据写入开始于100HEX且结束于103HEX的地址位置区块。4字节的写入数据被称作“有效负载”。
在发送组件102从接收组件104读取的情况下，发送组件102可对边带信号112中的一个或一个以上进行取样，以确认接收组件104准备好执行读取操作。如果发送组件102接收到确认，那么其可在传输信道108上广播地址位置。发送组件102可使用边带信号114中的一个或一个以上来请求读取操作且指示正广播的数据字节数。如果读取数据为多个字节，那么接收组件可从以在传输信道108上广播的地址位置为开头的循序地址位置区块中读取数据。举例来说，如果发送装置广播地址位置200HEX并请求4字节的读取数据，那么接收组件可从开始于200HEX且结束于203HEX的地址位置区块中检索读取数据。
图2是说明处理系统中两个组件之间在多地址两信道总线上的点到点连接的实例的概念方框图；在图2中所示的实施例中，发送组件102可使用传输信道108来同时广播接收组件104内的两个不同地址位置104a和104b。一个或一个以上边带信号114a和114b可与地址位置中的每一者相关。应了解，发送组件102还可使用传输信道108来在共用总线应用中将单个地址位置同时广播到两个不同接收组件。如果接收组件为电桥，那么地址位置中的一者或两者可用于存取所述电桥，或者存取电桥的另一侧的另一接收组件。总线的替代实施例包括传输信道，其经配置以支持将任何数目的地址位置同时广播到多个接收组件、一接收组件内的多地址位置、或其任何组合。
使用传输信道108同时广播多地址位置可通过将地址信息更快地提供到接收组件从而减少读取等待时间来改进性能。另外，多地址位置的同时广播可允许读取数据在读取信道110上更有效地返回到发送组件102。
在多地址总线应用中，传输信道108可为64位宽以支持两个32位地址。将称为“地址A”的第一32位地址可用于广播一个地址位置104a。将称为“地址B”的第二32位地址可用于广播另一地址位置104b。利用此配置，发送组件102可同时起始(1)两个读取操作，(2)两个写入操作，(3)不同地址位置处的同时读取和写入操作，或(4)对同一地址位置或多个相同位置的同时读取和写入操作。
隐式寻址方案可用于处理对同一地址位置的同时读取和写入操作请求。举例来说，发送组件102可广播第一操作的地址位置作为地址A，且广播第二操作的地址位置为地址B。由接收组件104执行的读取/写入序列将基于此寻址方案来维持循序连贯性。因此，如果将所述同一地址位置用作地址A和地址B，且发送装置对于地址A发出一1字节写入操作信号且对于地址B发出1字节读取操作信号，那么在将地址位置处新近写入的数据提供到读取信道以传输到发送组件102之前，接收组件104将一直等待，直到在传输信道上广播的数据写入此地址位置为止。相反，如果发送装置对于地址A发出1字节读取操作信号且对于地址B发出1字节写入操作信号，那么在将来自传输信道108的新数据写入此地址位置之前，接收组件104会将此地址位置处的数据提供到读取信道110。
或者，可循序广播对同一地址位置的读取和写入操作请求。举例来说，发送组件102可在第一时钟周期期间广播第一操作的地址位置作为地址A，且在接下来的时钟周期期间广播第二操作的地址位置作为地址B。在此情况下，在执行第二时钟周期期间所请求的操作之前，接收组件可执行第一时钟周期期间所请求的操作。
隐式寻址方案还可用于控制在传输和读取信道108和110上广播的数据的序列。举例来说，如果发送组件从两个地址位置同时起始读取操作，那么接收组件104可广播与地址A相关的读取数据，随后广播与地址B相关的读取数据。类似地，如果发送组件同时起始对两个地址位置的写入操作，那么发送组件可广播与地址A相关的写入数据，随后广播与地址B相关的写入数据。或者，边带信号发出可用于控制读取和写入数据的广播序列。
可通过使用任何数目的协议来实施到现在为止所述的各种概念。在以下的详细描述内容中，将呈现总线协议的实例。呈现此总线协议以说明处理系统的发明性方面，其中应了解，这种发明性方面可与任何合适协议一起使用。下文在表1中显示用于此协议的基本信号发出。在本文所述的总线结构的实际实施中，所属领域的技术人员将易于能够改变信号和/或将信号添加到此协议。
表1
  信号   定义   由什么驱动
  系统时钟   参考时钟信号   处理系统
  AAValidA   有效地址A在传输信道上广播   发送组件
  R/WA   用于地址A的读取/写入指示(0＝写入，1＝读取)   发送组件
  SizeA   与地址A相关的有效负载的大小   发送组件
  AValidB   有效地址B在传输信道上广播   发送组件
  R/WB   用于地址B的读取/写入指示(0＝写入，1＝读取)   发送组件
  SizeB   与地址B相关的有效负载的大小   发送组件
  信号   定义   由什么驱动
  传送Ack   指示接收组件能够接受请求以执行读取或写入操作   接收组件
  传输信道   用于将地址信息和写入数据广播到接收组件的64位总线   发送组件
  写入Ack   指示接收组件能够接受写入数据   接收组件
  读取信道   用于将读取数据广播到发送组件的64位总线   接收组件
  读取Ack   发送组件的确认，即接收组件在读取信道上广播读取数据   接收组件
图3是显示在多地址两信道总线上的四地址流水线读取操作的时序图。系统时钟302可用于使发送组件与接收组件之间的通信同步。显示系统时钟302具有14个时钟周期，其中将每个周期循序地编号以易于解释。
在第二时钟周期303期间，两个读取操作可由发送组件起始。这可通过在传输信道318上广播与第一读取操作R1相关的地址位置作为地址A，且广播与第二读取操作R2相关的地址位置作为地址B来实现。可通过将地址A和B的读取/写入信号指示符确立为“1”来选择读取操作。图3中将地址A和B的读取/写入信号指示符分别显示为R/WA 306和R/W B 312。发送组件还可警告接收组件将通过确立AValidA 304和AValidB 310信号来广播地址位置。最后，发送组件可向接收组件提供指示读取操作的有效负载的大小的信号。这些信号在图3中显示为地址A的SizeA 308和地址B的SizeB 314。此项技术中通常被称作数据节拍(data beat)的广播有效负载所需的时钟周期数可用于指示有效负载的大小。举例来说，SizeA 308和SizeB 314两者指示两个数据节拍。这意味着一个16字节有效负载要从开始于地址A的具有16个循序地址位置的区块中读取，且另一16字节有效负载要从开始于地址B的具有16个循序地址位置的区块中读取。
接收组件可监视AValidA 304和AValidB 310信号以确定有效地址位置何时在传输信道318上广播。当接收组件检测到AValidA 304和AValidB 310信号的确立时，其可对来自传输信道318的地址信息进行取样，且对读取/写入信号指示符R/W A 306和R/WB 312进行取样，以确定发送组件是否请求地址A和B的读取或写入操作。基于此信息和由SizeA 308和SizeB 314信号指示的有效负载的大小，接收组件可在适当的地址位置开始检索读取数据。接收组件还可确立指示其已经成功地接收到广播的传送Ack 316信号。
在第二时钟周期303结束时，发送组件可检测传送Ack 316信号的确立，且通过起始另外两个读取操作来作出响应。这可通过以下步骤实现：在传输信道318上广播与第三读取操作R3相关的地址位置，作为地址A，和与第四读取操作R4相关的地址位置，作为地址B；将读取/写入信号指示符R/W A 306和R/W B 312设定为“1”；确立AValidA304和AValidB 310信号；且使用SizeA 308和SizeB 314信号向接收组件指示有效负载的大小。在此情况下，两个读取操作的有效负载的大小都为16字节。
接收组件可检测AValidA 304和AValidB 310信号的确立、对来自传输信道318的地址信息进行取样、且对读取/写入信号指示符R/W A 306和R/W B 312进行取样。基于此信息和由SizeA 308和SizeB 314信号指示的有效负载的大小，接收组件可在适当的地址位置开始检索读取数据。接收组件还可确立指示其已经成功地接收到广播的传送Ack 316信号。
一旦发送组件在第三时钟周期305结束时检测到传送Ack 316信号的确立，其就可取消AValidA 304和AValidB 310信号，向接收组件指示在第四时钟周期307期间将不请求读取或写入操作。
由于接收组件的读取等待时间，所以在读取数据可用前，可能经历几个时钟周期延迟，在此情况下，在第六时钟周期311期间，与第一读取操作R1相关的第一个8字节的读取数据R1(1)可从接收组件中检索到且在读取信道322上广播，且在第七时钟周期313期间，与第一读取操作R1相关的第二个8字节的读取数据R1(2)可从接收组件中检索到且在读取信道322上广播。
以类似的方式，在第八和第九时钟周期315和317期间，与第二读取操作R2相关的读取数据R2(1)和R2(2)可从接收组件中检索到且在读取信道322上广播；在第十和第十一时钟周期319和321期间，与第三读取操作R3相关的读取数据R3(1)和R3(2)可从接收组件中检索到且在读取信道322上广播；且在第十二和第十三时钟周期323和325期间，与第四读取操作R4相关的读取数据R4(1)和R4(2)可从接收组件中检索到且在读取信道322上广播。
在此8个时钟周期广播期间，接收组件可确立读取Ack 324信号，以向发送组件指示其正在读取信道322上广播读取数据。
图4为显示多地址两信道总线上的六地址流水线读取操作的时序图。先前结合图3所述的四个读取操作在图4中重复，且因此没必要在此处进一步讨论。
可通过在传输信道318上广播与第五读取操作R5相关的地址位置，作为地址A，并广播与第六读取操作R6相关的地址位置，作为地址B；将读取/写入信号指示符R/WA 306和R/W B 312设定为“1”；确立AValidA 304和AValidB 310信号；且使用SizeA308和SizeB 314信号向接收组件指示有效负载的大小，来在第四时钟周期307由发送组件起始两个附加读取操作。
在同一时钟周期期间，接收组件可取消指示因为(例如)其地址队列已满所以当前不能接受广播的传送Ack 316信号。发送组件可检测传送Ack 316信号在第四时钟周期307结束时不确立。作为响应，发送组件可继续在传输信道318上广播第五和第六读取操作R5和R6的地址位置，连同读取/写入信号指示符R/W A 306和R/W B 312、AValidA304和AValidB 310信号和SizeA 308和SizeB 314信号的适当设定，直到发送组件检测到来自接收组件的传送Ack 316的确立。在此情况下，在第五、第六和第七时钟周期309、311和313中重复所述广播。在第七周期313期间，接收组件能够在传输信道318上接收广播且执行所请求的操作，如传送Ack 316信号的确立所指示。响应于传送Ack 316信号的确立，发送组件确定其不需要在第八时钟周期315期间发送重复的广播，且发送组件取消AValidA 304和AValidB 310信号。
或者，当发送组件检测到传送Ack 316信号在第四时钟周期307结束时未确立时，发送组件可排列与第五和第六读取操作相关的地址位置的广播。可排列所述广播，直到接收组件指示通过重新确立传送Ack 316信号而准备好在传输信道318上接受广播为止。在此情况下，在第七时钟周期313中，发送组件可监视传送Ack 316信号，直到其由接收组件确立为止。在第八时钟周期315期间，当发送组件检测到传送Ack 316确立时，其可在传输信道318上重新广播经排列的地址位置，连同读取/写入信号指示符R/WA 306和R/W B 312、AValidA 304和AValidB 310信号和SizeA 308和SizeB 314信号的适当设定。在第五、第六和第七时钟周期309、311和313期间，发送组件可在传输信道318上广播新的地址位置，或将任何未完成的写入数据广播到接收组件。
返回到图4，在第七时钟周期313中，接收组件能够在传输信道318上接收广播且执行所请求的操作。更具体来说，接收组件可对来自传输信道318的地址信息进行取样，且对读取/写入信号指示符R/W A 306和R/W B 312进行取样。基于此信息和由SizeA 308和SizeB 314信号指示的有效负载的大小，接收组件可在新的地址位置开始检索读取数据。在第十四时钟周期327期间，与第五读取操作R5相关的第一个8字节读取数据R5(1)可从接收组件检索到且在读取信道322上广播，且在第十五时钟周期329期间，与第五读取操作R5相关的第二个8字节读取数据R5(2)可从接收组件检索到且在读取信道322上广播。同样，在第十六时钟周期331期间，与第六读取操作R6相关的第一个8字节读取数据R6(1)可从接收组件检索到且在读取信道322上广播，且在第十七时钟周期333期间，与第六读取操作R6相关的第二个8字节读取数据R6(2)可从接收组件检索到且在读取信道322上广播。
图5是显示多地址两信道总线上的读取和写入操作的时序图。在第二时钟周期303期间，发送组件可起始两个读取操作。这可通过以下步骤实现：在传输信道318上广播与第一读取操作R1相关的地址位置，作为地址A，和广播与第二读取操作R2相关的地址位置，作为地址B；将读取/写入信号指示符R/W A 306和R/W B 312设定为“1”；确立AValidA 304和AValidB 310信号；且使用SizeA 308和SizeB 314信号向接收组件指示有效负载的大小。在此情况下，在两个地址位置的读取操作的有效负载的大小都为16字节。
接收组件可检测AValidA 304和AValidB 310信号的确立；对来自传输信道318的地址信息进行取样；且对读取/写入信号指示符R/W A 306和R/W B 312进行取样。基于此信息和由SizeA 308和SzieB 314指示的有效负载的大小，接收组件可在适当的地址位置开始检索读取数据。接收组件还可确立指示其已经成功地接收到广播的传送Ack316信号。
发送组件可在第二时钟周期303结束时检测传送Ack 316信号的确立。响应传送Ack 316信号的确立，发送组件可取消AValidA 304和AValidB信号310。通过取消AValidA 304和AValidB 310信号，发送组件向接收组件指示其将在传输信道318上广播写入数据，或不在传输信道318上广播任何东西。在此情况下，无任何东西将在传输信道318上广播，因为尚未作出写入操作请求。
在第五时钟周期503中，发送组件可通过以下步骤起始写入操作：在传输信道318上广播与第一写入操作W1相关的地址位置，作为地址A；将读取/写入信号指示符R/WA 306设定为“0”以指示写入操作；确立AValidA 304信号以警告接收组件关于地址位置广播；且使用SizeA 308信号向接收组件指示有效负载的大小。在此情况下，写入操作的有效负载的大小为32字节，如图5中由四个数据节拍所指示。
响应此广播，接收组件可在第五时钟周期309期间确立传送Ack 316信号，指示其已经成功地接收到所述广播。接收组件还可在第六时钟周期311期间确立写入Ack 320，指示其准备好将数据写入与第一写入操作W1相关的地址位置。
在第六时钟周期311中，发送组件可取消AValidA信号304。如先前所解释，通过取消AValidA 304信号，发送组件向接收组件指示其将在传输信道318上广播写入数据，或不在传输信道318上广播任何东西。在此情况下，接收组件将寻找与第一写入操作W1相关的第一个8字节写入数据。尽管可通过确立AValidA和/或AValidB信号304和310，在任何时间请求第二写入操作，但发送组件不会发送第二写入操作的写入数据，直到第一写入操作的写入数据的广播完成为止。这种方法倾向于减少边带信号发出要求，否则可要求所述边带信号发出要求指示有效负载与哪一写入操作相关。
在取消AValidA信号304的情况下，发送组件可在传输信道318上广播与第一写入操作W1相关的第一个8字节的写入数据W1(1)。接收组件可将数据写入具有8个地址位置的适当区块。
同时，与第一读取操作R1相关的第一个8字节的读取数据R1(1)可从接收组件检索到且在读取信道322上广播。接收组件还可确立指示其在读取信道322上发送读取数据的读取Ack 324信号。
在写入Ack 320信号在第七时钟周期313中仍然确立的情况下，发送组件可在传输信道318上广播与第一写入操作W1相关的第二个8字节的写入数据W1(2)。接收组件可将数据写入具有8个地址位置的适当区块。
同时，与第一读取操作R1相关的第二个8字节的读取数据R1(2)可从接收组件检索到且在读取信道322上广播。接收组件还可确立读取Ack 324信号。
在第八时钟周期315中，发送组件可临时延缓广播写入数据，以起始新的写入操作，随后进行新的读取操作。这可通过以下步骤实现：在传输信道318上广播与第二读取操作相关的地址位置W2，作为地址A，和广播与第三读取操作R3相关的地址位置，作为地址B；将读取/写入指示符信号R/W A 306设定为“0”；将读取/写入指示符信号R/W B312设定为“1”；确立AValidA 304和AValidB 310信号；且使用SizeA 308和SizeB 314信号向接收组件指示有效负载的大小。在此情况下，写入和读取操作两者的有效负载的大小都为16字节。
在同一第八时钟周期315期间，与第二读取操作R2相关的第一个8字节的读取数据R2(1)可由接收组件检索到且在读取信道322上广播。接收组件还可确立读取Ack 324信号。
在第九时钟周期317中，发送组件可取消向接收组件指示发送组件将恢复在传输信道318上广播写入数据的AValidA 304和AValidB 310信号。在写入Ack 320信号仍然确立的情况下，发送组件可在传输信道318上广播与第一写入操作W1相关的第三个8字节的写入数据W1(3)。接收组件可将数据写入具有8个地址位置的适当区块。
同时，与第二读取操作R2相关的第二个8字节的读取数据R2(2)可从接收组件检索到且在读取信道322上广播。利用此广播，接收组件已完成由发送组件在第二时钟周期303期间起始的两个读取操作，且因此，可取消读取Ack 324信号。由于接收组件的读取等待时间，其可能未准备好广播与第三读取操作R3相关的读取数据。
在第十二时钟周期323期间写入Ack 320信号仍然确立的情况下，发送组件可在第十时钟周期319中在传输信道318上广播与第一写入操作W1相关的最后8字节的写入数据W1(4)。发送组件还可在第十一时钟周期321中广播与第二写入操作W2相关的第一个8字节的写入数据W2(1)，且在第十二时钟周期323中广播与第二写入操作W2相关的最后8字节的写入数据W2(2)。接收组件可将此数据写入具有16个地址位置的适当区块。利用此广播，未完成的写入操作完成，且因此，接收组件可在接下来的时钟周期325中取消写入Ack 320信号。
在第十二时钟周期323中，可从接收组件检索且在读取信道322上广播与第三读取操作R3相关联的第一个8字节的读取数据R3(1)。在接下来的时钟周期325中，可从接收组件检索且在读取信道322上广播与第三读取操作R3相关的第二个8字节的读取数据R3(2)。在读取数据的最后广播完成时，接收组件可在第十四时钟周期327中取消读取Ack 324信号。
处理系统在延伸了多个时钟周期的写入操作中广播地址信息的能力可取决于发送和接收组件的缓冲能力。在处理系统的至少一个实施例中，可利用一用于基于潜在性能优势或所支持的缓冲能力来启用或停用此特征的可编程装置来构建发送组件。
可使用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑组件、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本文所述功能的其任何组合来构建或实施结合本文所揭示实施例描述的各种说明性逻辑块、模块和电路。通用处理器可为微处理器，但或者，所述处理器可为任何常规处理器、控制器、微控制器或状态机。还可将处理器构建为计算组件的一组合，例如DSP与微处理器的组合、复数个微处理器、结合DSP核的一个或一个以上微处理器或任何其它此类配置。
结合本文所揭示实施例阐述的方法或算法可直接以硬件、以由处理器执行的软件模块或以两者的组合来实施。软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移除磁盘、CD-ROM、或此项技术中已知的任何其它形式的存储媒介中。存储媒介可耦接到处理器，使得处理器可从存储媒介中读取信息且可将信息写入存储媒介。或者，存储媒介可集成到处理器上。处理器和存储媒介可驻留在ASIC中。ASIC可驻留在发送和/或接收组件中或其他地方。或者，处理器和存储媒介可作为离散组件驻留在发送和/或接收组件中或其他地方。
提供所揭示的实施例的前文描述以使所属领域的任何技术人员都能够制作或使用本发明。所属领域的技术人员将易于明白这些实施例的各种修改，且在不违背本发明的精神或范围的情况下，本文所定义的一般原理可应用于其它实施例。因此，本发明不希望限于本文所示的实施例，但符合与本文所揭示的原理和新颖特征一致的最广泛的范围。

Claims (31)

1.一种在一总线上在一发送组件与一接收组件之间通信的方法，所述总线包含第一和第二信道，所述方法包含：
在所述第一信道上从所述发送组件广播包含复数个读取地址位置的读取地址信息、包含复数个写入地址位置的写入地址信息、和写入数据，且其中所述发送组件每次都广播所述读取和写入地址信息多地址位置；
基于所述写入地址信息，在所述接收组件处存储在所述第一信道上广播的所述写入数据；
基于所述读取地址信息，从所述接收组件检索读取数据；和
在所述第二信道上从所述接收组件广播检索到的读取数据。
2.根据权利要求1所述的方法，其进一步包含从所述发送组件发信号到所述接收组件以指示所述接收组件将针对所述多地址位置传播中的每一者存储所述写入数据、检索所述读取数据或存储所述写入数据并检索所述读取数据的序列。
3.根据权利要求1所述的方法，其中所述接收组件针对所述多地址位置广播中的每一者存储所述写入数据、检索所述读取数据或存储所述写入数据并检索所述读取数据的所述序列是基于广播所述多地址位置的方式。
4.根据权利要求1所述的方法，其中所述第一信道包含复数个线，且用于所述多地址位置广播中的每一者的所述地址位置中的每一者占用所述线的一部分，且其中所述接收组件针对所述多地址位置广播中的每一者存储所述写入数据、检索所述读取数据或存储所述写入数据并检索所述读取数据的所述序列是基于所述多地址位置在所述线中分配的方式。
5.根据权利要求1所述的方法，其中所述多地址位置广播中的每一者包含所述读取地址位置中的两者、所述写入地址位置中的两者，或所述读取地址位置中的一者和所述写入地址位置中的一者。
6.根据权利要求1所述的方法，其中所述第一信道包含复数个线，其中对于所述多地址位置广播中的每一者，所述线的一第一部分分配用于所述多地址位置中的一者且所述线的一第二部分分配用于另一多地址位置，且其中在执行与分配给线的所述第二部分的所述地址位置相关联的操作前，所述接收组件执行与分配给所述线的所述第一部分的所述地址位置相关联的操作。
7.根据权利要求1所述的方法，其中所述写入数据的至少一部分在所述第一信道上广播，同时所述检索到的读取数据的至少一部分在所述第二信道上广播。
8.根据权利要求1所述的方法，其中所述读取或写入地址信息的至少一部分在所述第一信道上广播，同时所述检索到的读取数据的至少一部分在所述第二信道上广播。
9.根据权利要求1所述的方法，其中所述发送组件以一时分多路复用方式在所述第一信道上广播所述读取地址信息、所述写入地址信息和所述写入数据。
10.根据权利要求9所述的方法，其中所述写入数据包含复数个有效负载，且其中所述接收组件基于所述写入地址位置中的一者存储所述有效负载中的每一者。
11.根据权利要求10所述的方法，其中所述发送组件在所述有效负载中的一者的第一与第二部分之间执行所述多地址位置广播中的一者。
12.根据权利要求11所述的方法，其中所述有效负载中的所述一者的所述第一与第二部分之间的所述多地址广播包含所述读取地址位置中的两者、所述写入地址位置中的两者，或所述读取地址位置中的一者和所述写入地址位置中的一者。
13.根据权利要求1所述的方法，其进一步包含从所述接收组件发信号到所述发送组件，以针对所述多地址位置广播中的每一者确认所述地址位置中的每一者。
14.根据权利要求13所述的方法，其进一步包含响应所述接收组件未能确认所述地址位置中的所述一者而针对所述多地址位置广播中的一者重复广播所述地址位置中的一者。
15.根据权利要求1所述的方法，其进一步包含从所述发送组件发信号到所述接收组件，以指示所述多地址位置广播中的每一者何时在所述第一信道上发生。
16.一种处理系统，其包含：
一总线，其具有第一和第二信道；和
一发送组件，其经配置以在所述第一信道上广播包含复数个读取地址位置的读取地址信息、包含复数个写入地址位置的写入地址信息和写入数据，所述发送组件经进一步配置以每次都广播所述读取和写入地址信息多地址位置；和
一接收组件，其经配置以基于所述写入地址信息存储在所述第一信道上广播的所述写入数据，基于所述读取地址信息检索读取数据，且在所述第二信道上将检索到的读取数据广播到所述发送组件。
17.根据权利要求16所述的处理系统，其中所述接收组件经进一步配置以一基于所述发送组件发出信号的序列针对所述多地址位置广播中的每一者存储所述写入数据、检索所述读取数据或存储所述写入数据并检索所述读取数据。
18.根据权利要求16所述的处理系统，其中所述接收组件经进一步配置以一基于广播所述多地址位置的方式的序列针对所述多地址位置广播中的每一者存储所述写入数据、检索所述读取数据或存储所述写入数据并检索所述读取数据。
19.根据权利要求16所述的处理系统，其中所述第一信道包含复数个线，且用于所述多地址位置广播中的每一者的所述地址位置中的每一者占用所述线中的一部分，且其中所述接收组件经进一步配置以一基于所述多地址位置在所述线中分配方式的序列针对所述多地址位置广播中的每一者存储所述写入数据、检索所述读取数据或存储所述写入数据并检索所述读取数据。
20.根据权利要求16所述的处理系统，其中所述多地址位置广播中的每一者包含所述读取地址位置中的两者、所述写入地址位置中的两者，或所述读取地址位置中的一者和所述写入地址位置中的一者。
21.根据权利要求20所述的处理系统，其中所述第一信道包含复数个线，其中对于所述多地址位置广播中的每一者，所述线的一第一部分分配给所述多地址位置中的一者且所述线的一第二部分分配给另一多地址位置，且其中在执行与分配给线的所述第二部分的所述地址位置相关联的操作前，所述接收组件经进一步配置以执行与分配给所述线的所述第一部分的所述地址位置相关联的操作。
22.根据权利要求16所述的处理系统，其中所述发送组件经进一步配置以在所述第一信道上广播所述写入数据的至少一部分，同时所述接收组件在所述第二信道上广播所述检索到的读取数据的至少一部分。
23.根据权利要求16所述的处理系统，其中所述发送组件经进一步配置以在所述第一信道上广播所述读取或写入地址信息的至少一部分，同时所述接收组件在所述第二信道上广播所述检索到的读取数据的至少一部分。
24.根据权利要求16所述的处理系统，其中所述发送组件经进一步配置来以一时分多路复用的方式在所述第一信道上广播所述读取地址信息、所述写入地址信息和所述写入数据。
25.根据权利要求24所述的处理系统，其中所述写入数据包含复数个有效负载，且其中所述接收组件经进一步配置以基于所述写入地址位置中的一者存储所述有效负载中的每一者。
26.根据权利要求25所述的处理系统，其中所述发送组件经进一步配置以在所述有效负载中的一者的第一与第二部分之间执行所述多地址位置广播中的一者。
27.根据权利要求26所述的处理系统，其中所述发送组件经进一步配置以通过同时广播所述读取地址位置中的两者、所述写入地址位置中的两者、或所述读取地址位置中的一者和所述写入地址位置中的一者以在所述有效负载中的所述一者的所述第一与第二部分之间执行所述多地址位置广播中的所述一者。
28.根据权利要求16所述的处理系统，其中所述接收组件经进一步配置以发信号给所述接收组件以针对所述多地址位置广播中的每一者确认所述地址位置中的每一者。
29.根据权利要求28所述的处理系统，其中所述发送组件经配置进一步包含：如果所述接收组件未确认所述地址位置中的所述一者，那么针对所述多地址位置广播中的一者重复广播所述地址位置中的一者。
30.根据权利要求16所述的处理系统，其中所述发送组件经进一步配置以发信号给所述接收组件，指示所述多地址位置广播中的每一者何时在所述第一信道上发生。
31.一种处理系统，其包含：
一总线，其具有第一和第二信道；
用于在所述第一信道上广播包含复数个读取地址位置的读取地址信息、包含复数个写入地址位置的写入地址信息和写入数据的装置，所述读取与写入地址信息为每次广播的多地址位置；和
用于基于所述写入地址信息存储在所述第一信道上广播的所述写入数据、基于所述读取地址信息检索读取数据且在所述第二信道上广播所述检索到的读取数据的装置。
CN2005800074451A 2004-01-22 2005-01-20 多地址两信道总线结构 Expired - Fee Related CN1930563B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US53850504P 2004-01-22 2004-01-22
US60/538,505 2004-01-22
US10/833,716 US20050182884A1 (en) 2004-01-22 2004-04-27 Multiple address two channel bus structure
US10/833,716 2004-04-27
PCT/US2005/001590 WO2005071557A2 (en) 2004-01-22 2005-01-20 A multiple address two channel bus structure

Publications (2)

Publication Number Publication Date
CN1930563A true CN1930563A (zh) 2007-03-14
CN1930563B CN1930563B (zh) 2011-04-20

Family

ID=34811353

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800074451A Expired - Fee Related CN1930563B (zh) 2004-01-22 2005-01-20 多地址两信道总线结构

Country Status (12)

Country Link
US (1) US20050182884A1 (zh)
EP (1) EP1709543B1 (zh)
JP (1) JP2007519121A (zh)
KR (1) KR100881049B1 (zh)
CN (1) CN1930563B (zh)
AT (1) ATE409913T1 (zh)
BR (1) BRPI0507033A (zh)
DE (1) DE602005010048D1 (zh)
ES (1) ES2313297T3 (zh)
IL (1) IL177023A (zh)
TW (1) TW200535624A (zh)
WO (1) WO2005071557A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103929415A (zh) * 2014-03-21 2014-07-16 华为技术有限公司 Rdma下数据读写的方法、装置和网络系统

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7209998B2 (en) * 2004-02-04 2007-04-24 Qualcomm Incorporated Scalable bus structure
US7975079B2 (en) * 2005-02-07 2011-07-05 Broadcom Corporation Computer chip set having on board wireless interfaces to support parallel communication
US7617343B2 (en) * 2005-03-02 2009-11-10 Qualcomm Incorporated Scalable bus structure
FR2901082B1 (fr) * 2006-05-09 2008-08-08 Viaccess Sa Procedes de diffusion et de reception de programmes multimedias embrouilles, terminal et tete de reseau pour ces procedes
US7958281B2 (en) * 2006-06-20 2011-06-07 Freescale Semiconductor, Inc. Method and apparatus for transmitting data in a flexray node
US8463589B2 (en) 2006-07-28 2013-06-11 Synopsys, Inc. Modifying a virtual processor model for hardware/software simulation
US8644305B2 (en) 2007-01-22 2014-02-04 Synopsys Inc. Method and system for modeling a bus for a system design incorporating one or more programmable processors
US8325633B2 (en) * 2007-04-26 2012-12-04 International Business Machines Corporation Remote direct memory access
US20090089515A1 (en) * 2007-10-02 2009-04-02 Qualcomm Incorporated Memory Controller for Performing Memory Block Initialization and Copy
FR2943691B1 (fr) 2009-03-31 2011-08-19 Michelin Soc Tech Procede et dispositif de fabrication d'un cable a trois couches du type gomme in situ
FR2943690B1 (fr) 2009-03-31 2011-08-19 Michelin Soc Tech Procede et dispositif de fabrication d'un cable a trois couches du type gomme un situ
FR2962454B1 (fr) 2010-05-20 2012-09-21 Michelin Soc Tech Procede de fabrication d'un cable metallique a trois couches du type gomme in situ
FR2962453B1 (fr) 2010-05-20 2012-09-21 Michelin Soc Tech Cable metallique a trois couches, gomme in situ par un elastomere thermoplastique insature
FR2962455B1 (fr) 2010-05-20 2012-09-21 Soc Tech Michelin Cable metallique multicouches gomme in situ par un elastomere thermoplastique insature
FR2962456B1 (fr) 2010-05-20 2012-09-21 Michelin Soc Tech Procede de fabrication d'un cable metallique multicouches gomme in situ par un elastomere thermoplastique insature
US8599886B2 (en) 2010-08-26 2013-12-03 Qualcomm Incorporated Methods and apparatus for reducing transfer qualifier signaling on a two-channel bus
DE102017204186A1 (de) * 2017-03-14 2018-09-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Effizientes Mehrbenutzer-Adressieren
US11422707B2 (en) * 2017-12-21 2022-08-23 Advanced Micro Devices, Inc. Scheduling memory requests for a ganged memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4162536A (en) * 1976-01-02 1979-07-24 Gould Inc., Modicon Div. Digital input/output system and method
US4468737A (en) * 1982-06-09 1984-08-28 Gte Automatic Electric Inc. Circuit for extending a multiplexed address and data bus to distant peripheral devices
JPS61269750A (ja) * 1985-05-24 1986-11-29 Fujitsu Ltd 記憶装置制御方式
US4725836A (en) * 1986-01-27 1988-02-16 Snap Systems, Inc. Series port connection of a plurality of terminals to a master processor
US5539389A (en) * 1991-11-15 1996-07-23 Pittway Corporation Enhanced group addressing system
US5793990A (en) * 1993-06-11 1998-08-11 Vlsi Technology, Inc. Multiplex address/data bus with multiplex system controller and method therefor
GB2285524B (en) * 1994-01-11 1998-02-04 Advanced Risc Mach Ltd Data memory and processor bus
US5761714A (en) * 1996-04-26 1998-06-02 International Business Machines Corporation Single-cycle multi-accessible interleaved cache
US5925118A (en) * 1996-10-11 1999-07-20 International Business Machines Corporation Methods and architectures for overlapped read and write operations
US6208655B1 (en) * 1996-11-27 2001-03-27 Sony Europa, B.V., Method and apparatus for serving data
US6507898B1 (en) * 1997-04-30 2003-01-14 Canon Kabushiki Kaisha Reconfigurable data cache controller
GB2341766A (en) * 1998-09-18 2000-03-22 Pixelfusion Ltd Bus architecture
GB2352065B (en) * 1999-07-14 2004-03-03 Element 14 Ltd A memory access system
US6704820B1 (en) * 2000-02-18 2004-03-09 Hewlett-Packard Development Company, L.P. Unified cache port consolidation
US6708239B1 (en) * 2000-12-08 2004-03-16 The Boeing Company Network device interface for digitally interfacing data channels to a controller via a network
JP2002215606A (ja) * 2001-01-24 2002-08-02 Mitsubishi Electric Corp データ処理装置
US6931468B2 (en) * 2002-02-06 2005-08-16 Hewlett-Packard Development Company, L.P. Method and apparatus for addressing multiple devices simultaneously over a data bus
US6982892B2 (en) * 2003-05-08 2006-01-03 Micron Technology, Inc. Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103929415A (zh) * 2014-03-21 2014-07-16 华为技术有限公司 Rdma下数据读写的方法、装置和网络系统
CN103929415B (zh) * 2014-03-21 2018-03-06 华为技术有限公司 Rdma下数据读写的方法、装置和网络系统

Also Published As

Publication number Publication date
ES2313297T3 (es) 2009-03-01
IL177023A (en) 2010-12-30
WO2005071557A3 (en) 2005-11-17
BRPI0507033A (pt) 2007-06-05
TW200535624A (en) 2005-11-01
KR100881049B1 (ko) 2009-02-05
WO2005071557A2 (en) 2005-08-04
DE602005010048D1 (de) 2008-11-13
IL177023A0 (en) 2006-12-10
CN1930563B (zh) 2011-04-20
EP1709543A2 (en) 2006-10-11
JP2007519121A (ja) 2007-07-12
KR20060122934A (ko) 2006-11-30
ATE409913T1 (de) 2008-10-15
US20050182884A1 (en) 2005-08-18
EP1709543B1 (en) 2008-10-01

Similar Documents

Publication Publication Date Title
CN1930563A (zh) 多地址两信道总线结构
CN1934554A (zh) 支持地址信息、数据、及传送合格号的双通道总线结构
CN1934557A (zh) 可伸缩总线结构
US7412556B2 (en) Method and system for master devices accessing slave devices
US7640374B2 (en) Data transfer apparatus by direct memory access controller
TWI328169B (en) Memory micro-tiling speculative returns
EP1894111B1 (en) Memory micro-tiling request reordering
US7765366B2 (en) Memory micro-tiling
CN1159657C (zh) 总线系统和其数据传输方法
CN1652098A (zh) 总线装置及其方法
CN1394310A (zh) 处理器间通信系统
CN104199798A (zh) 经由总线的地址信道的协作写入
US7865632B2 (en) Memory allocation and access method and device using the same
AU3270399A (en) Ampic dram system in a telecommunication switch
CN101052953A (zh) 用于在总线的发射信道上分配带宽的方法和设备
CN1224918C (zh) 总线、属于此总线的冗余总线系统和其内传输信息的方法
US20040205270A1 (en) Opportunistic read completion combining
CN1949163A (zh) 一种虚拟先入先出内存的实现方法和控制装置
CN2816929Y (zh) 实现多个主动装置对单一总线上从动装置进行存取的设备
CN101390065A (zh) 经由总线的地址信道的协作写入
JP2008532188A (ja) スケーラブルバス構造
JPS62120566A (ja) マルチ・プロセツサ・システムにおける高速主記憶アクセス制御方式
JPH01112353A (ja) 入出力処理装置
JP2009146353A (ja) Ｄｍａ転送システム
JP2000029819A (ja) メモリ・カ―ド・インタフェ―ス方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1097624

Country of ref document: HK

C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110420

Termination date: 20120120

REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1097624

Country of ref document: HK