TW200535624A - A multiple address two channel bus structure - Google Patents
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Description
200535624 九、發明說明: 【發明所屬之技術領域】 本Is明大體而έ係關於數位系統,且更具體言之,本發 明係關於多重位址雙通道匯流排結構。 【先前技術】 藉由使付複雜的處理任務經由對鍵盤之僅幾次敲擊來執 行,電腦已使電子工業發生革命性變化。此等複雜任務可 涉及使用匯流排以快速且有效之方式相互通信之若干複合 • 組件。匯流排為電腦中組件之間的通道或路徑。 典型的電腦包括具有系統記憶體之處理器。高頻寬系統 匯流排可用於支持處理器與系統記憶體之間的通信。另 外’亦可存在用於傳送資料至較低頻寬組件之低效能匯流 排。在某些狀況下,亦可存在用於程式設計各種資源之目 的之組態匯流排。橋接器可用於在較高頻寬匯流排與較低 頻寬匯流排之間有效地傳送資料以及提供協定轉譯。 • 通吊,存在於電腦中之匯流排已建構為共用匯流排。共 用匯流排為許多組件提供構件以在共同路徑或通道上通 t。近來,其藉由點對點之切換連接已變得更加風行。點 對點切換連接為匯流排上之兩個組件在其相互通信時提供 直接連接。多個直接鏈路可用於允許若干組件進行通信而 不會減慢相互的速度。 習知匯流排設計通常包括獨立且單獨之讀取、寫入且一 或多個位址通道。處理器(例如)可藉由在位址通道上置放位 址位置且發送適當之讀取/寫入控制訊號來讀取或寫入系 98982.doc 200535624 統記憶體。當微處理器寫入資料至系統記憶體時,豆在寫 入通道上發送資料。當微處理器自系統記憶體讀取資料 時’其在讀取通道上讀取資料。 儘管此特流排結構提供公平標準之通信方式 腦之組件之間通信’但其需要若干專用通道。此等通道需 要驅動器、接收器及緩衝電路,所有都要消耗功率。在積 體電路應用中,此等通道佔據重要的晶片面積。因此,在 此項技術中存在簡化匯流排結構之需要。 【發明内容】 在本發明之-態樣中,於匯流排上在發送組件與接收組 件之間通仏之方法包括在自發送組件第一通道上廣播包含 複數個讀取位址位置之讀取位址資訊、包含複數個寫入位 址位置之寫入位址資訊及寫入資料。發送組件亦同時廣播 讀取與寫入位址資訊多重位址位置。該方法進一步包括: 基於寫入位址資訊儲存第一通道上之寫入資料廣播於接收 組件處;基於讀取位址資訊自接收組件擁取讀取資料;及 自接收組件在第二通道上廣播所擷取之讀取資料。 在本發明之另一態樣中,處理系統包括具有第一與第二 通道之匯流排、發送組件及接收組件。發送組件經組態為 在第通道上廣播包含複數個讀取位址位置之讀取位址資 成、包含複數個寫入位址位置之寫入位址資訊及寫入資 料。發运組件進一步經組態為同時廣播讀取與寫入位址資 甙多重位址位置。接收組件經組態為基於寫入位址資訊儲 存第一通道上之寫入資料廣播,基於讀取位址資訊擷取讀 98982.doc 200535624 取資料及在第二通道上廣播所擷取之讀取資料至發送組 件。 、
在本發明之另一態樣中,處理系統包括具有第一與第一 通道之匯流排。處理系統亦包括用於在第一通道上廣播包 含複數個讀取位址位置之讀取位址資訊、包含複數個寫入 位址位置之寫入位址資訊及寫入資料之構件,該讀取與寫 入位址資訊同時被廣播多重位址位置。處理系統進一步包 括用於基於寫入位址資訊儲存第一通道上之寫入資料廣 播、基於讀取位址資訊擷取讀取資料及在第二通道上廣播 所擷取之讀取資料至發送組件之構件。 、 應瞭解本發明之其它實施例藉由以下詳細描述對於熟習 此項技術者將變得容易瞭解,其中本發明之多種實施^以 說明之方式展示且描述。如將體會之,在均不脫離本發明 之精神與範疇之狀況下,本發明能夠為其它且不同之實施 例,且其若干細節能夠在多種其它方面修改。因此,應將 圖式與詳細描述在性質上看作說明性而非限制性。 【實施方式】 以下所陳述之詳細描述與附加之圖式意欲作為本發明之 多種實施例之描述而非意欲代表本發明可實施之最佳實施 例。提供本揭示内容中所描述之每_實施例僅作為本發明 之-實例或說明’且沒有必要應將其解釋為首選實施例或 優於其它實施例。出於為本發明提供透徹理解之目的,詳 細描述包括特定細節 '然而,熟習此項技術者應易瞭解, 本發明可在沒有此等特定細節之狀況下實施。纟某些情況 98982.doc 200535624 下’為了避免混淆本發明之概念,熟知結構與組件以方塊 圖之形式展示。僅出於方便與清晰之目的可使用縮寫與其 它描述性術語,而非意欲限制本發明之範疇。 圖1為說明在處理系統中兩個組件之間的匯流排上點對 點連接之一實例之概念性方塊圖。處理系統1 00可為合作以 執行一或多個處理功能之組件之集合。通常,處理系統將 為電腦(或存在於電腦中),且能夠處理、擷取與儲存資訊。
處理系統可為單機系統。或者,處理系統可嵌入包括(例如) 行動電話之任何裝置中。 處理系統100展示為匯流排1〇6上之發送組件1〇2與接收 、、且件1 04。在處理系統丨〇〇之一實施例中,匯流排丨〇6為發送 、、且件102與接收組件之間的專用匯流排。在處理系統之 另實施例中,發送組件102與接收組件1〇4藉由匯流排互 連(未圖不)使用匯流排1〇6上之點對點連接來通信。此外, 如熟習此項技術者將不難理解之,本揭示内容中所描述之 本發明之態樣並非限於專用匯流排或點對點切換連接,而 可應用至任何類型之包括(例如)共用匯流排之匯流排 發送組件IG2可為任何類型之匯流排主控組件,盆包括 ^峨處理器、數位訊號處理器(Dsp)、直接記憶體存取 ^橋接為、可程式化邏輯組件、離散閉或電晶體邏 轉或任何其它資訊處理組件。 接收組件1 04可為任何儲在έ生 々惜掷a 存件,其包括(例如)暫存器、 口己隐體、橋接器、或任何i它 六枝 7 一匕月匕夠擷取與儲存資訊之組件。 收組件之每一位址位置處 心心U存谷$可視特定應用與 98982.doc 200535624 整體設計約束而定來改變。出於解釋之目的,將接收組件 描述為每一位址位置具有丨位元組之儲存容量。 在此實例中可藉由消除用於習知匯流排結構中之位址通 道來降低匯流排106之複雜性。藉由將寫入通道重新界定為 ”傳輸通道” 108可達成位址通道之消除。傳輸通道1〇8可用 作以分時多工之方式廣播發送組件1〇2與接收組件1〇4之間 的資訊之通用媒體。 Φ 發送組件1〇2可自接收組件104讀取或寫入至接收組件 104。在發送組件1 〇2寫入接收組件丨〇4之狀況下,發送組件 102可取樣一或多個旁帶訊號112用於確認接收組件正 準備執行寫入操作。若發送組件1〇2接收到確認,則其可在 傳輸通道108上廣播位址位置,接著廣播寫入資料。發送組 件102亦可使用一或多個旁帶訊號114以請求寫入操作且指 不經廣播之數字資料位元組。若寫入資料為多個位元組, 則接收組件104可將資料儲存於連續位址位置之區塊中,該 φ 區塊開始於傳輸通道108上之位址位置廣播。舉例而言,若 發送裝置廣播接著有4位元組之寫入資料之位址位置 1 〇〇HEX ’則接收組件可將資料寫入至開始於1 〇心以且結束於 1〇3hex之位址位置之區塊。4位元組之寫入資料被稱為,,有 效負載·’。 在發送組件102自接收組件104讀取之狀況下,發送組件 102可取樣一或多個旁帶訊號i 12用於確認接收組件1〇4正 準備執行讀取操作。若發送組件102接收到確認,則其可在 傳輸通道108上廣播位址位置。發送組件1 〇2可使用一或多 98982.doc 200535624 個旁帶訊號114以請求讀取操作且指示經廣播之數字資料 位元、’且若味取 > 料為多個位元組,則接收組件可自連續 位址位置之區塊讀取資料,該區塊開始於傳輸通道1〇8上之 位址位置廣#。舉例而言,若發送裝置廣播位址位置謂膽 且請求4位元組之讀取資料,則接收組件可自開始於2〇〇ΗΕχ 且結束於203ΗΕΧ之位址位置之區塊擷取讀取資料。 圖2為說明在處理系統中兩個組件之間的多重位址雙通 • 道匯流排上點對點連接之一實例之概念性方塊圖。在圖2中 所不之實施例中,發送組件1〇2可使用傳輸通道1〇8同時廣 播接收組件104中之兩個不同位址位置1〇4&與1〇4b。一或多 個旁帶訊號114a與114b可與位址位置中之每一者相關聯。 應瞭解在共用匯流排應用中,發送組件丨〇2亦可使用傳輸通 道108以同時廣播單一位址位置至兩個不同接收組件。若接 收組件為橋接器,則一或兩個位址位置可用於存取橋接 器,或者存取在橋接器之另一側上之另一接收組件。匯流 φ 排之替代實施例可包括經組態為支持同時廣播許多位址位 置至多個接收組件、接收組件内之多重位址位置或其任何 組合之傳輸通道。 使用傳輸通道1 08以同時廣播多重位址位置可藉由較快 挺供位址資訊至接收組件因此減少讀取反應時間(read latency)之量來提高效能。另外,多重位址位置之同時廣播 可允許讀取資料在讀取通道11 〇上更有效返回至發送組件 102 ° 在多重位址匯流排之應用中,傳輸通道1〇8可為64位元寬 98982.doc -10- 200535624 以支持雙32位元位址。最前似立元位址(其將稱為"位址 ,=錢一位址位置1〇4a。第二32位元位址(其將稱為 )了用以廣播另一位址位置祕。藉由此組態,發 =㈣2可起始⑴同時兩個讀取操作,(2)同時兩個寫入 W,(3)同時在不同位址位置之讀取操作與寫入操作,或 ():時對於同一位址位置或多個相同位址位置之讀寫操作。 。隱含定址方案可用於處理同時對於同一位址位置之讀寫 知作請求。舉例而言,發送組件1()2可廣播用於第—操作之 位址位置作為位址A,及用於第二操作之位址位置作為位址 B。由接收組件104執行之讀取/寫入順序將基於此定址方案 以維持連續—致性。因此,若同—位址位置係用作位址A 與位址B ’且發送裝置傳輸以元組寫人操作訊號用於位址 A以日及!位元組讀取操作訊號用於位址B,則接收組件刚將 在提供此位址位置處之新近寫入資料至讀取通道以傳輸至 發送組件1G2之前先等待’直到傳輪通道上之資料廣播寫至 該位址位置為止。相反地,若發送裝置傳輸丨位元組讀取操 作訊號用於位址A以及丨位元組寫人操作訊號用於位❹, 則接收組件104將在使來自傳輸通道1〇8之新資料寫至此位 址位置之前先提供此位址位置之資料至讀取通道㈣。 或者,對同一位址位置之讀寫操作請求可連續廣播。舉 例而5 ’發达組件1〇2可在第一時脈週期期間廣播用於第一 操作之位址位置作為位址A,且在下一時脈週期期間廣播用 於第二操作之位址位置作為位址B。在此狀況下,接收組件 可在執行第二時脈週期期間所請求之操作之前執行第一時 98982.doc 200535624 脈週期期間所請求之操作。 隱含定址方案亦可用以控制在傳輸通道108與讀取通道 110上之資料廣播之順序。舉例而言,若發送組件同時起始 來自兩個位址位置之讀取操作,則接收組件104可廣播與位 址A相關聯之讀取資料接著廣播與位址B相關聯之讀取資 料。類似地,若發送組件同時起始對兩個位址位置之寫入 操作,則發送組件可廣播與位址A相關聯之寫入資料接著廣 播與位址B相關聯之寫入資料。或者,旁帶訊號傳輸可用以 控制讀取與寫入資料之廣播順序。 至今所描述之多種概念可使用許多協定來實施。在以下 詳細描述中,將出現匯流排協定之一實例。在瞭解到此等 本發明之態樣可與任何適當協定一起使用之狀況下,出現 此匯流排協定以說明處理系統之本發明之態樣。以下表1中 展示了用於此協定之基本訊號傳輸。熟習此項技術者將易 於在本文所述之匯流排結構之實際實施例中能夠改變及/ 或增加訊號至此協定。 表1 訊號 定義 驅動 系統時脈 參考時脈訊號 處理系統 AA ValidA 在傳輸通道上廣播有效位址A 發送組件 R/WA 用於位址A之Ί買取/寫入指不(0=寫入’ 1=Ί買取) 發送組件 SizeA 與位址Α相關聯之有效負載大小 發送組件 A ValidB 在傳輸通道上廣播有效位址B 發送組件 R/WB 用於位址B之讀取/寫入指示(0=寫入,1=讀取) 發送組件 SizeB 與位址B相關聯之有效負載大小 發送組件 傳送Ack 指示接收組件能夠接受請求以執行讀取或寫入 操作 接收組件 98982.doc -12- 200535624 傳輸通道 ,寫入A^ck 指不接收組件能---- 接收组件 讀取通道 用於廣播省取育料至發送組件之64位匯流排 接收組件 讀取Ack 向發送組件確認接收組件正在讀取通道上廣播 讀取資料 接收組件 — 圖3為展示在多重位址雙通道匯流排上之四位址管線式 讀取操作之時序圖。系統時脈3 02可用於使發送組件與接收 組件之間的通信同步。系統時脈3 02展示為具有十四個時脈 週期,其中為了易於解釋將每一週期連續編號。 在第二時脈週期303期間藉由發送組件可起始兩個讀取 操作。此可藉由在傳輸通道3 1 8上廣播與第一讀取操作 相關聯之位址位置作為位址A及與第二讀取操作R2相關聯 之位址位置作為位址B來達成。可藉由確定用於位址A與B 之讀取/寫入訊號指示為”1”來選擇讀取操作。用於位址A與 B之讀取/寫入訊號指示在圖3中分別展示為R/W A 306與
R/W B 3 12。發送組件亦可藉由確定A ValidA 3 04與A ValidB 310來提醒接收組件位址位置將被廣播。最後,發送組件可 為接收組件提供指示用於讀取操作之有效負載大小之訊 號。此等訊號在圖3中展示為用於位址A之SizeA 308與用於 位址B之SizeB 314。廣播有效負載所需之時脈週期之數目 (通常在此項技術中稱為資料拍(data beat))可用以指示有效 負載之大小。舉例而言,SizeA 3 08與SizeB 3 14都指示兩個 資料拍。此意味一 16位元組有效負載將自開始於位址A之16 個連續位址位置之區塊讀取,且另一 16位元組有效負載將 自開始於位址B之16個連續位址位置之區塊讀取。 98982.doc -13 - 200535624 接收組件可監視八乂&1丨(1八304與八¥31丨〇18 310訊號以判定 何時在傳輸通道318上廣播有效位址位置。當接收組件偵測 到A ValidA%4與a VaUdB 31〇訊號之確定時,其可自傳輸 通道318取樣位址資訊且取樣讀取/寫入訊號指示R/w A 3〇6 與R/W B 312以判定發送組件是否在請求用於位址A與B之 讀取與寫入操作。基於此資訊及由以找八3〇8與以^;6 314訊 號所指示之有效負載之大小,接收組件可在適當之位址位 置處開始擷取讀取資料。接收組件亦可確定傳送Ack 3丨6訊 號以指示其已成功接收到廣播。 在第二時脈週期303之末端,發送組件可偵測傳送Ack 3 16訊號之確定,且藉由起始另外兩個讀取操作來作為回 應。此可藉由在傳輸通道318上廣播與第三讀取操作心相關 聯之位址位置作為位址A及與第四讀取操作&相關聯之位 址位置作為位址B、設定讀取/寫入訊號指示R/w a 3〇6與 R/WB 312 為 ”1”、確定a ValidA3〇4 與 a VaUdB 31〇 訊號且 使用3丨26入308與8丨2^8 314訊號向接收組件指示有效負載 之大小來達成。在此狀況下,用於兩個讀取操作之有效負 載之大小為16位元組。 接收組件可谓測八〜1丨(1八304與八¥&1丨(^310訊號之確 定、自傳輸通道318取樣位址資訊且取樣讀取/寫入訊號指 示R/W A 306與R/W B 312。基於此資訊及由SizeA 3〇8與 SizeB 3!4訊號所指示之有效負載之大小,接收組件可在適 當之位址位置處開始擷取讀取資料。接收組件亦可確定傳 送Ack 3 16訊號以指示其已成功接收到廣播。 98982.doc -14 - 200535624 一么达組件在第二時脈週期3〇5末端偵測到傳送級 w訊號之確^ ’其可否μ VaIidA 3G4與a v_ 31〇訊 號’向接收組件指示在第四時脈週期斯期間將不請求讀取 或寫入操作。 -由於接收組件之讀取反應時間,在讀取資料可用之前可
經歷個別時脈週期延遲。在此狀況下’在第六時脈週期3U d 1 /、第唄取操作Rl相關聯之讀取資料之最前8位元組 ⑴可自接收組件操取且廣播於讀取通道奶上·及在第七 時脈週期313期間’與第—讀取操作&相關聯之讀取資料之 第二8位元組Rl⑺可自接收組件擷取且廣播於讀取通道322 上。 、⑴^之方式’在第八與第九時脈週期3工5與3 ^ 7期間, 與第二讀取操作R2㈣聯之讀取資料&⑴與R2(2)可自接 收組件擷取並廣播於讀取通道似上;在第十與第十一時脈 週期3_321期間’與第三讀取操作&相關聯之讀取資料 3(1)〃 R_3(2)可自接收組件擷取並廣播於讀取通道上; ^在第十二與第十三時脈週期⑵與奶期間,與第四讀取 操作R 4相關聯之讀#資料R 4⑴與R 4⑺可自接收組件搁取 並廣播於讀取通道322上。
在此八個時脈週期廣播期間,接收組件可確定讀取AA 324訊號以向發送組件指示其正在讀取通道奶上廣播讀取 資料。 士圖4為展示在多重位址雙通道匯流排上之六位址管線式 項取#作之時序圖。先前、结合圖3所描述之四個讀取操作在 98982.doc 200535624 圖4中重複,且因此,在此無需進一步討論。 在第四時脈週期307中,發送組件可藉由在傳輸通道318 上廣播與第五讀取操作&相關聯之位址位置作為位址A及 • 與第六讀取操作R6相關聯之位址位置作為位址B、設定讀取 • /寫入訊號指示R/wA 306與R/WB312為,,l,,、確定AValidA 304與A ValidB 310訊號且使用SizeA 3〇8與以:^]8 314訊號 向接收組件指示有效負載之大小來起始兩個額外讀取操 作。 在相同時脈週期期間,接收組件可否定傳送Ack 3 1 6訊號
以指示其當前不可接受廣播,因為(例如)其位址佇列為滿 的。發送組件可偵測到傳送Ack 316訊號在第四時脈週期 307之末未得到確(。作為回應,發送組件可繼續在傳輸 通道318上廣播用於第五與第六讀取操作R^R6之位址位 置、及適富0又疋D買取/寫入訊號指示R/w A 306與R/W B
A ValidA 304 與 A ValidB 310 訊號及 sizeA 308 與 SizeB • 314訊號,直到發送組件自接收組件债測到傳送Ack 316訊 號之確在此狀況下,在第五、第六及第切脈週期309、 311及313中重複廣播。在第七週期313期間,接收組件可能 夠接收傳輸通道318上之廣播且執行所請求之操作,如由傳 k Ack 3 16 m確定所指示。作為對傳送純3丨6訊號之 . 確定之回應,發送組件判定其不需要在第八時脈週期315期 .㈤發送重複廣播,且否定A ValidA 3G4與a %祕3丨G訊號。 或者,當發送組件谓測到傳送Ack3i6訊號在第四時脈週 期307之末端未得到心時,發送組件可將廣播排成作列以 98982.doc -16- 200535624 用於與第五及第六讀取操作相關聯之位址位置。可將廣播 排成彳宁列直到接收組件藉由再確定傳送Ack 3 1 6訊號指示 其準備好在傳輸通道318上接受廣播。在此狀況下,發送組 件可&視傳送Ack 3 16訊號直到其在第七時脈週期3 13中由 接收組件確定。當發送組件偵測到傳送Ack 3丨6已得到確 疋,其可在第八時脈週期315中在傳輸通道318上再廣播已 排成佇列之位址位置,以及適當設定讀取/寫入訊號指示 11/\¥八 3 06與11/\\/^312、^&11(1八 304與八¥&別3 310訊號 及SizeA 308與SizeB314訊號。在第五、第六及第七時脈週 期309、311及313期間,發送組件可在傳輸通道318上廣播 新的位址位置’或廣播任何未解決之寫人資料至接收組件。 返回圖4,接收組件可能夠接收傳輸通道318上之廣播且 在第七時脈週期313中執行所請求之操作。更且體古之, 收組件可自傳輸通道318取樣位址資訊,且取樣讀取/寫入 訊號指示R/W A 3_R/W B 312。基於此資訊及由 與—Β314㈣所&之有效貞狀大小,接收組件可 在新的位址位置處開始榻取讀取資料。在第十四時脈週期 3 2 7期間’與第五讀取摔作 钿作I相關聯之讀取資料之最前8位 凡組心⑴可自接收組件擷取並錢於讀取通道似上;及在 第十五時脈週期329期間,盥第 ▲ 資料之笛1L 似5相關聯之讀取 、二22 自接收組件掏取並廣播於讀取 。類似地,在第十六時脈週期331期間,盘第丄 ::取操作R6相關聯之讀取資料之最前8位元組〜二 接收組件擷取並廣播於讀取通道322上;及在第十七時脈週 98982.doc 200535624 ,期間’與第六讀取操作尺6相關聯之讀取資料 期3 3 3期間 取資料之第二8
306與 R/W B 312為,,Γ,、 巧1此祉八及興第二讀取操作R2相關 B、設定讀取/寫入訊號指示R/W A 確定八乂&別八3 04與八¥&1丨(13 310訊 號及使用SizeA 308與SizeB 314訊號向接收組件指示有效負 載之大小來達成。在此狀況下,在兩個位址位置處用於讀 取操作之有效負載之大小為16位元組。 接收組件可偵測AValidA 304與AValidB310訊號之確 定、自傳輸通道318取樣位址資訊及取樣讀取/寫入訊號指 示R/W A 306與R/W B 312。基於此資訊及由sizeA 3〇8與 SizeB 314訊號所指示之有效負載之大小,接收組件可在適 φ 當之位址位置處開始擷取讀取資料。接收組件亦可確定傳 送Ack 3 16訊號以指示其已成功接收到廣播。 發送組件可在第二時脈週期303之末端偵測到傳送Ack 3 16訊號之確定。作為對傳送Ack 3 16訊號之確定之回應, 發送組件可否定人¥81丨(1人3 04與人¥31丨(16 310訊號。藉由否 定AValidA 3 04與AValidB310訊號,發送組件向接收組件 指示其將在傳輸通道3 18上廣播寫入資料,或在傳輸通道 3 1 8上根本不廣播任何資料。在此狀況下,因為未做出寫入 操作請求,所以在傳輸通道3 18上將不廣播任何資料。 98982.doc -18- 200535624 在第五時脈週期503中,發送組件可藉由在傳輸通道318 上廣播與第一寫入操作相關聯之位址位置作為位址a、 设定讀取/寫入訊號指示R/W A 306為,,0"以指示寫入操作、 確疋A VahdA 304訊號以提醒接收組件一位址位置廣播且 使用SizeA 3 08訊號向接收組件指示有效負載之大小來起始 寫入操作。在此狀況下,用於寫入操作之有效負載大小為 3 2位元組,如圖5中由4個資料拍所指示。 作為對此廣播之回應,接收組件可在第五時脈週期 期間確定傳送Ack 316訊號以指示其已成功接收到廣播。接 收組件亦可在第六時脈週期311期間確定寫入Ack 32〇訊號 以指示其準備好寫人資料至與第—寫人操作%相關聯之位 址位置。
在第六時脈週期311中,發送組件可否定Α ν_Α訊號 期。如先前所解釋’藉由否定A v祕3〇4訊號,發送租 件向接收組件表示其將在傳輪通道318上廣播寫入資料或 在傳輸通道318上完全不廣播任何資料。在此狀況下,接收 組件將尋找與第一寫入操作%相關聯之寫入資料之最前8 位兀組。儘管可在任何時間藉由確定八細八3〇4 A ▽&11〇^310訊號以請求第一耷 於第1… 作,發送組件將不發送用 :一寫入操作之寫入資料’直到完成用於第-寫入摔作 之寫入資料之廣播。古、土 示卞 ^ §|| , 、 易於減少旁帶訊號傳輸請求, 、卜%要該等旁帶傳輸訊號請求以表 與有效負載相關聯。 罵入知作 由於A ValidA訊號3〇4經否定,發送組件可在傳輸通道 98982.doc -19- 200535624 3 1 8上廣播與第一寫入操作Wi相關聯之寫入資料之最前$位 元組W1(1)。接收組件可將資料寫至8位址位置之適當區塊。 同時,與第一讀取操作R1相關聯之讀取資料之最前8位元 組1^(1)可自接收組件擷取且廣播於讀取通道322上。接收組 件亦可確定讀取Ack 324訊號以表示其正在讀取通道322上 發送讀取資料。 由於寫入Ack 320訊號在第七時脈週期313中仍經確定, 鲁發送組件可在傳輸通道318上廣播與第一寫入操作%相關 聯之寫入資料之第二8位元組Wi(2)。接收組件可將資料寫 至適當區塊之8位址位置。 同時,與第一讀取操作Ri相關聯之讀取資料之第二8位元 組Ri(2)可自接收組件擷取且廣播於讀取通道322上。接收組 件亦可確定讀取Ack 324訊號。 在第八時脈週期315中,發送組件可暫停廣播寫入資料以 起始接著有新讀取操作之新寫入操作。此可藉由㈣_ # 道318上廣播與第二寫入操作W2相關聯之位址位置作為位 址A以及與第三讀取操作R 3相關聯之位址位置作為位址 B、設定讀取/寫入表示訊號R/w A 3〇6為"〇"、設定讀取/寫 入表示訊號R/W B 3 i 2為"i ”、確定A ValidA 3〇4與A灿肋 31〇訊號且使用SizeA 3〇8糾灿314訊號向接收組件表示 有效負載之大小來達成。在此狀況下,用於寫入與讀取操 作之有效負載大小為J 6位元組。 在同-第八時脈週期315期間,與第二讀取操作R2相關聯 之讀取資料之第二8位元組R2⑴可由接收組件擷取且廣播 98982.doc •20- 200535624 於項取通道322上。接收組件亦可確定讀取Ack 訊號。 在第九時脈週期;m中,發送組件可否定AVaiidA3〇^A VahdB 3 1 G訊號以向接收組件指示發送組件將恢復在傳輸 通道318上廣播寫入資料。由於寫入Ack 320訊號仍經確 定卷送組件可在傳輸通道318上廣播與第一寫入操作 相關聯之寫入資料之第三8位元組Wi(3)。接收組件可將資 料寫至8位址位置之適當區塊。 同時,與帛二讀取操作R2相關聯之讀取資料之第二8位元 組^⑺可自接收組件擷取且廣播於讀取通道322上。藉由此 廣播’接收組件已完成在第二時脈週期如期間由發送組件 起始之兩個讀取操作,且因此可否定讀取級似訊號。由 於接收組件之讀取反應時間,其可未準備好廣播與第三讀 取操作R3相關聯之讀取資料。 由於寫入Ack 320訊號在第十二時脈週期323中仍經確 定,發送組件可在第十時脈週期319中在傳輸通道318上廣 播與第一寫入操作W丨相關聯之寫入資料之最後8位元組 W】(4)。發送組件亦可在第十一時脈週期321中廣播與第二 寫入操作w2相關聯之寫入資料之最前8位元組W2(i)且在第 次夺脈週,月323中廣播與第二寫入操作W2相關聯之寫入 貝料之最後8位元組w2(2)。接收組件可將此資料寫至⑹立 址位置之適當區塊。藉由此廣播,完成未解決之寫入操作, 且因此接收組件可在下一時脈週期325中否定寫入級32〇 訊號。 在第十二時脈週期323中,與第三讀取操作&相關聯之讀 98982.doc -21 - 200535624 取資料之最前8位元組R^l)可自接收組件擷取且廣播於讀 取通道322上。在下一時脈週期325中,與第三讀取操作R3 相關聯之讀取資料之第二8位元組1(2)可自接收組件擷取 且廣播於讀取通道322上。在讀取資料之最後廣播完成後, 接受組件可在第十四時脈週期327中否定讀取Ack 324訊 號0
+處理系統在延續多個時脈週期之寫人操作中間廣播位址 貧訊之能力可取決於發送組件與接收組件之緩衝容量。在 處理系統之至少-實施例中,發送組件可經建構為具有可 程式化構件,該可程式化構件用於基於潛在效能優勢或所 支持之緩衝容量來啟用或停用此特徵。 結合本文所揭示之實施例所摇述之各種說明性邏輯區 塊、模組與電路可使用通用處理器、數位訊號處理写 (⑽)、特殊應用積體電路(ASIC)、現場可程式化閘極陣列 (mu)或其它可程式化邏輯組件、離㈣或電晶體邏輯、 離散硬體組件或任何經設外盍鈾> 又冲為執仃本文所述功能之組件之 組合來建構或執行。通用處理器可為微處理器,但在替代 方法中,該處理器可為任何習知處理器、控制器、微控制 '或狀態機。處理器亦可經建構為計算組件之組合,例如, DSP與微處理器之組合、複數 個讀理益、-或多個微處 里态…& DSP核心、、或任何其它此組態。 結合本文所揭示之實施例所描述之方法或演算法可直接 在硬體、由處理器執行之軟體模組或兩者之組合中實施。 軟體模組可存在於RAM記憶體、快閃記憶體、賴記情體、 98982.doc -22- 200535624 EPROM記憶J、EEPR⑽記憶體、暫存器、硬碟、可抽取 式碟片、CD-ROM或該項技術中已知的任何其它形式之儲 存媒體中。儲存媒體可輕接至處理器以使得處理器可自儲 存媒體讀取資訊且將資訊寫入儲存媒體。在替代方法中, 儲存媒體可整合至處理器。處理器與儲存媒體可存在於一
ASIC中。ASIC可存在於發送及/或接收組件中或其它地 方。在替代方法中’處理器與儲存媒體可作為離散組件存 在於發送及/或接收組件中或其它地方。提供所揭示實施例 之先前描述以使得任何熟習此項技術者能夠製造或使用本 發明。熟習此項技術者將易瞭解對於此等實施例之多種修 改’且可將本文所界定之通用原理在不脫離本發明之精神 或範嘴之狀況下應用至其它實施例。因此,本發明並非意 欲限於本文所展示之實施例,但將符合與本文所揭示之原 理及新穎特徵相一致的最廣闊範疇。 【圖式簡單說明】 圖1為說明在處理系統中兩個組件之間的雙通道匯流排 上點對點連接之一實例之概念性方塊圖; 圖2為說明在處理系統中兩個組件之間的多重位址雙通 道匯流排上點對點連接之一實例之概念性方塊圖; 圖3為展示在多重位址雙通道匯流排上之四位址管線式 讀取操作之時序圖; 圖4為展示在多重位址雙通道匯流排上之六位址管線式 讀取操作之時序圖;及 圖5為展示在多重位址雙通道匯流排上之讀取與寫入操 98982.doc -23- 200535624 作之時序圖。【主要元件符號說明】 100 處理系統 102 發送組件 104 接收組件 104A、104B 位址位置 106 匯流排 108 傳輸通道 110 讀取通道 112、114、114A、114B 旁帶訊號 302 系統時脈 318 傳輸通道 322 讀取通道
98982.doc -24-
Claims (1)
- 200535624 申請專利範圍: 1. -種於-匯流排上在一發送組件與一接收組件之間通信 之方法,該匯流排包含第—通道及第二通道,該方法包 含: 自該發送組件在該第一通道上廣播包含複數個讀取位 址位置之讀取位址資訊、包含複數個寫入位址位置之寫 入位址資訊以及寫入資料’且其中該發送組件一次廣播 多重位址位置的該讀取位址資訊與該寫入位址資訊; 基於該寫入位址資訊儲存該第一通道上之該寫入資料 廣播於該接收組件處; 基於δ亥項取位址資訊自該接收組件掏取讀取資料;及 自該接收組件在該第二通道上廣播該所擷取之讀取資 料。 月长員1之方法’其進一步包含自該發送組件傳輸訊號 至該接收組件以表示該接收組件將對該等多重位址位置 廣1中之每—位址位置廣播儲存該寫入資料、擷取該讀 取貝枓或儲存該寫入資料且擷取該讀取資料之順序。 3_ :請求们之方法’其中該接收組件對該等多重位址位置 二^中之母—位址位置廣播儲存該寫入資料、擁取該讀 ^ 貝料或儲存該寫入資料且操取該讀取資料之該順序係 土於廣播該等多重位址位置之方 4·如請求項1之方法,盆φ 1楚 I夕去 / /、中该第一通道包含複數條線,使該 寻夕重位址位置廣播φ 位 — 汶播中之母一位址位置廣播的該等位址 之每一位址位置佔據該等線之一部分;且其中該 98982.doc 200535624 按收殂仵對該 〜% 诅址位置廣 播储存該寫入資料、擷取該讀取資料或儲存該寫入資料 且擷取該讀取資料之該順序係基於在該等線中夕 多重位址位置之方式。 °〆寻 5·如請求項1之方法,其中該等多重位址位置廣播中之每_ 位址位置廣播包含該等讀取位址位置其中兩個、 二位址位置其中兩個或該等讀取位址位置其中之一與該 等寫入位址位置其中之一。 一 μ 月长項1之方法,其中該第—通道包含複數條線,該 線fr第—部分被分配用於該等多重位址位置其中之-且该等線之一第二部分被 刀配用於另一多重位址位置以 用於該等多重位址位 — 豆 廣播中之母一位址位置廣播;且 /收組件在執行與分配至線之該第二部分之該位 址位置相關聯的摔作之今拙—* 丨刀之这位 作之則執仃與分配至該等線之該第一 σ刀邊位址位置相關聯的操作。 2 其中該寫入資料之至少一部分在該第 8 上之廣播與該所擷取之讀取資料之至少一部分在 μ弟—通道上之該廣播同時進行。 如請求項1之t、土 部分在該第―入、中該讀取或寫入位址資訊之至少- ,卜一 ^ 通道上之廣播與該所擷取之讀取資料之至 二:分在該第二通道上之該廣播同。 9·如凊未項1之方φ,甘山 在該第一、/ ,、中該發送組件以一分時多工之方式 二欠1道上廣播該讀取位址位置資訊、該寫入位址 貝訊及該寫入資料。 98982.doc 200535624 • °胡求項9之方法’其中該寫入資料包含複數個有效負 載且其中該接收組件基於該等寫入位址位置並中之一 儲^該等有效負載中之每一有效負載。 八 11. 如明求項1()之方法’其中該發送組件執行其中—有效負 載的第一部分與第二部分之間的該等多重位址位置廣播 的其中之—。 12. 如,月求項u之方法,其中在該等有效負載的該其中之一 的該第-部分與該第二部分之間的該多重位址位置廣播 包含該等讀取位址位置其中兩個、該等寫人位址位置其 中兩個或該㈣取位址位置其中之—與該等寫人位址位 置其中之一。 13·如請求項1之方法’其進-步包含自該接收組件傳輸訊號 ί該發送組件以確㈣於該等多重位址位置廣播其中之 母一之該等位址位置中之每一位址位置。 14. U項13之方法’其進一步包含重複廣播用於該等多 重位址位置廣播其中之-的該等位址位置其中之一而回 應於該接收組件的未能確認該等位址位置的該其中之一 位址位置。 1 5 ·如請求項1之方法,苴一 八 〆匕3自该發送組件傳輸訊號 〇收組件以表示何時在該第一通道上發生該等多重 位址位置廣播中之每一位址位置廣播。 1 6 · —種處理系統,其包含: 一匯流排’其具有第一與第二通道;及 《k、·且件,其經組感為在該第一通道上廣播包含複 98982.doc 200535624 數個讀取位址位置之嗜次 "取位址育訊、包含複數個寫入位 址位置之寫入位址資訊欠 、^及寫入貝枓,該發送組件係經 進一步組態為一次瘩嫉夕& , 廣播多重位址位置的該讀取位址資訊 與該寫入位址資訊;及 、 一接收組件,其經組離為美 〜、马基於/亥寫入位址資訊儲存該 第一通道上之該寫入資祖痒换 ^ ^ ^ ^ 士 、4廣播、基於该讀取位址資訊擷 取讀取資料以及在該篦_ 第一通道上廣播該所擷取之讀取 料至該發送組件。 、 1 7 ·如請求項16之處理糸% ^ _ 此 衩理糸統,其中該接收組件係進一步經組 態為基於來自該發送組件之訊號傳輸以—順序對 重位址位置廣播中之每— " 母位址位置廣播儲存該寫入資 料、擷取該讀取資料或儲存 兩仔Θ舄入貝枓且擷取該讀取資 料。 18·如請求項16之處理系統,i ,、甲4接收組件係進一步經 態為基於廣播該等多重位址 ' 置 < 万式以一順序對該等 多重位址位置廣播中之备 ” ㈣甲之母—位址位置廣播儲存該寫入資 料、擷取該讀取資料或儲在## 貝才十次储存違寫入資料且擷取 料。 貞 19·如請求項16之處理系統,盆 八甲β第一通道包含複數條 線,用於該等多重位址位置廣 茂谉r您母一位址位置廣播 的該等位址位置中之每一位 八 位址位置佔據該等線之一部 分;且其中該接收組件係經進一步組態為基於在該等線 中分攤該等多重位址位置之方式以—順序對該等多重位 址位置廣播中之每一位址位置廣播儲存該寫入資料、擷 98982.doc 200535624 取。亥靖取:貝料或儲存該寫人資料且擷取該讀取資料。 20. 如請求項16之處理“ ’其中該等多重位址位置廣播中 之每位址位置廣播包含該等讀取位址位置其中兩個、 該等寫入位址位置其中兩個或該等讀取位址位置其中之 一與該等寫入位址位置其中之一。 21. 如請求項2 0之處理糸# 处里糸統,其中該第一通道包含複數條 線’自亥專線之一第一立β八 口Ρ刀被刀配至該等多重位址位置其中之且”亥等線之一第二部分被分配至另一多重位址位 置以用於該等多重位址位置廣播中之每一位址位置廣 播,且其中邊接收組件係進—步經組態為在執行與分配 至線之4第—部分之該位址位置相關聯之操作之前執行 與分配至該等線之該第—部分之該位址位置相關聯之操 作。 22. 如請求項16之處理系統,其中該發送組件係進—步經組 態為在該第一通道上廣播該寫入資料之至少一部分,同 • 時該接收組件在該第二通道上廣播該所擷取之讀取資料 之至少一部分。 23. :請求項16之處理系統,其中該發送組件係進一步經組 態為在該第一通道上廣播該寫入資料或該讀取資料之至 少-部分,同時該接收組件在該第二通道上廣播該所擷 取之讀取資料之至少一部分。 24. 如請求項16之處理系統,其中該發送組件係進一步經組 態為以一分時多工之方式在該第一通道上廣播該讀取位 址資訊、該寫入位址資訊及該寫入資料。 98982.doc 200535624 25·如請求項24之處理系統,1 /、宁该寫入負料包含複數個有 效負載,且其中該接收組件 汗你進步經組態為基於該等 寫入位址位置JL中夕一枝七 負載。 ,、中之儲存該等有效負载中之每-有效 26·如請求項25之處理系統,直 ^ /、宁5亥發送組件係進一步經紐 悲為執行該等有效負載其中一一 /、 的第一部分與第二部分 之間的該等多重位址位置廣播的其中之一。 27·如請求項26之處理系統’其中該發送組件係進-步經,且 悲為糟由同時廣播該等讀取位址位置其中兩個、該等寫 ★位址位置其中兩個或該等讀取位址位置其中之一盘該 等寫入位㈣置其中之—來執行該等有效負載該其中^ :的…部分與該第二部分之間的該等多重位 廣播的該中之一。 28·=請求項16之處理系統,其中該接收組件係進一步經組 悲為向該接收組件傳輸訊號以確則於該等多重位址位 置廣播中之每一位址位置廣播之該等多重位址位置中之 每一位址位置。 29·如請求項28之處理系統,其中該發送組件係經組態為若 该接收組件未確認該等位址位置中之該一位址位置則進 一步包含重複廣_於該等多重位址位置廣播其中之一 的5亥專位址位置其中之一。 30.如請求項16之處理系統,其中該發送組件係進一步經组 態為向該接收組件傳輸訊號以表示何時在該第一通道上 發生該等多重位址位置廣播中之每一位址位置廣播。 98982.doc 200535624 3 1. —種處理系統,其包含·· 一具有第〆與弟一通道之匯流排; 用於在該笫/通道上廣播包含複數個讀取位址位置之 讀取位址資訊、包含複數個寫入位址位置之寫入位址資 訊及寫入資料之構件,該讀取位址資訊與該寫入位址資 訊被一次廣播多重位址位置;及 用於基於該寫入位址資訊儲存該第一通道上之該寫入資料廣播、基於該讀取位址資訊擷取讀取資料及在該第 二通道上廣播該所擷取之讀取資料之構件。98982.doc
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Cited By (1)
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US7617343B2 (en) * | 2005-03-02 | 2009-11-10 | Qualcomm Incorporated | Scalable bus structure |
US7958281B2 (en) * | 2006-06-20 | 2011-06-07 | Freescale Semiconductor, Inc. | Method and apparatus for transmitting data in a flexray node |
US8463589B2 (en) | 2006-07-28 | 2013-06-11 | Synopsys, Inc. | Modifying a virtual processor model for hardware/software simulation |
US8644305B2 (en) * | 2007-01-22 | 2014-02-04 | Synopsys Inc. | Method and system for modeling a bus for a system design incorporating one or more programmable processors |
US8325633B2 (en) * | 2007-04-26 | 2012-12-04 | International Business Machines Corporation | Remote direct memory access |
US20090089515A1 (en) * | 2007-10-02 | 2009-04-02 | Qualcomm Incorporated | Memory Controller for Performing Memory Block Initialization and Copy |
FR2943691B1 (fr) | 2009-03-31 | 2011-08-19 | Michelin Soc Tech | Procede et dispositif de fabrication d'un cable a trois couches du type gomme in situ |
FR2943690B1 (fr) | 2009-03-31 | 2011-08-19 | Michelin Soc Tech | Procede et dispositif de fabrication d'un cable a trois couches du type gomme un situ |
FR2962455B1 (fr) | 2010-05-20 | 2012-09-21 | Soc Tech Michelin | Cable metallique multicouches gomme in situ par un elastomere thermoplastique insature |
FR2962453B1 (fr) | 2010-05-20 | 2012-09-21 | Michelin Soc Tech | Cable metallique a trois couches, gomme in situ par un elastomere thermoplastique insature |
FR2962456B1 (fr) | 2010-05-20 | 2012-09-21 | Michelin Soc Tech | Procede de fabrication d'un cable metallique multicouches gomme in situ par un elastomere thermoplastique insature |
FR2962454B1 (fr) | 2010-05-20 | 2012-09-21 | Michelin Soc Tech | Procede de fabrication d'un cable metallique a trois couches du type gomme in situ |
US8599886B2 (en) | 2010-08-26 | 2013-12-03 | Qualcomm Incorporated | Methods and apparatus for reducing transfer qualifier signaling on a two-channel bus |
CN103929415B (zh) * | 2014-03-21 | 2018-03-06 | 华为技术有限公司 | Rdma下数据读写的方法、装置和网络系统 |
DE102017204186A1 (de) * | 2017-03-14 | 2018-09-20 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Effizientes Mehrbenutzer-Adressieren |
US11422707B2 (en) * | 2017-12-21 | 2022-08-23 | Advanced Micro Devices, Inc. | Scheduling memory requests for a ganged memory device |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4162536A (en) * | 1976-01-02 | 1979-07-24 | Gould Inc., Modicon Div. | Digital input/output system and method |
US4468737A (en) * | 1982-06-09 | 1984-08-28 | Gte Automatic Electric Inc. | Circuit for extending a multiplexed address and data bus to distant peripheral devices |
JPS61269750A (ja) * | 1985-05-24 | 1986-11-29 | Fujitsu Ltd | 記憶装置制御方式 |
US4725836A (en) * | 1986-01-27 | 1988-02-16 | Snap Systems, Inc. | Series port connection of a plurality of terminals to a master processor |
US5539389A (en) * | 1991-11-15 | 1996-07-23 | Pittway Corporation | Enhanced group addressing system |
US5793990A (en) * | 1993-06-11 | 1998-08-11 | Vlsi Technology, Inc. | Multiplex address/data bus with multiplex system controller and method therefor |
GB2285524B (en) * | 1994-01-11 | 1998-02-04 | Advanced Risc Mach Ltd | Data memory and processor bus |
US5761714A (en) * | 1996-04-26 | 1998-06-02 | International Business Machines Corporation | Single-cycle multi-accessible interleaved cache |
US5925118A (en) * | 1996-10-11 | 1999-07-20 | International Business Machines Corporation | Methods and architectures for overlapped read and write operations |
US6208655B1 (en) * | 1996-11-27 | 2001-03-27 | Sony Europa, B.V., | Method and apparatus for serving data |
US6195674B1 (en) * | 1997-04-30 | 2001-02-27 | Canon Kabushiki Kaisha | Fast DCT apparatus |
GB2341766A (en) * | 1998-09-18 | 2000-03-22 | Pixelfusion Ltd | Bus architecture |
GB2352065B (en) * | 1999-07-14 | 2004-03-03 | Element 14 Ltd | A memory access system |
US6704820B1 (en) * | 2000-02-18 | 2004-03-09 | Hewlett-Packard Development Company, L.P. | Unified cache port consolidation |
US6708239B1 (en) * | 2000-12-08 | 2004-03-16 | The Boeing Company | Network device interface for digitally interfacing data channels to a controller via a network |
JP2002215606A (ja) * | 2001-01-24 | 2002-08-02 | Mitsubishi Electric Corp | データ処理装置 |
US6931468B2 (en) * | 2002-02-06 | 2005-08-16 | Hewlett-Packard Development Company, L.P. | Method and apparatus for addressing multiple devices simultaneously over a data bus |
US6982892B2 (en) * | 2003-05-08 | 2006-01-03 | Micron Technology, Inc. | Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules |
-
2004
- 2004-04-27 US US10/833,716 patent/US20050182884A1/en not_active Abandoned
-
2005
- 2005-01-20 DE DE602005010048T patent/DE602005010048D1/de active Active
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-
2006
- 2006-07-23 IL IL177023A patent/IL177023A/en not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI412243B (zh) * | 2006-05-09 | 2013-10-11 | Viaccess Sa | 廣播及接收經擾頻多媒體節目之方法及終端以及用於這些方法之網路頭端 |
Also Published As
Publication number | Publication date |
---|---|
BRPI0507033A (pt) | 2007-06-05 |
JP2007519121A (ja) | 2007-07-12 |
CN1930563B (zh) | 2011-04-20 |
EP1709543A2 (en) | 2006-10-11 |
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US20050182884A1 (en) | 2005-08-18 |
CN1930563A (zh) | 2007-03-14 |
KR20060122934A (ko) | 2006-11-30 |
KR100881049B1 (ko) | 2009-02-05 |
IL177023A0 (en) | 2006-12-10 |
WO2005071557A2 (en) | 2005-08-04 |
EP1709543B1 (en) | 2008-10-01 |
WO2005071557A3 (en) | 2005-11-17 |
DE602005010048D1 (de) | 2008-11-13 |
ES2313297T3 (es) | 2009-03-01 |
IL177023A (en) | 2010-12-30 |
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