JPS61269750A - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
- Publication number
- JPS61269750A JPS61269750A JP11294285A JP11294285A JPS61269750A JP S61269750 A JPS61269750 A JP S61269750A JP 11294285 A JP11294285 A JP 11294285A JP 11294285 A JP11294285 A JP 11294285A JP S61269750 A JPS61269750 A JP S61269750A
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- bus
- data
- buses
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
中央処理装置が主記憶装置と行うアクセスデータの転送
制御方式であって、双方向のデータバスを設けるととも
に、ビジー管理回路とアクセス制御回路を設け、アクセ
ス信号を転送するバスを選択することによって、バスの
転送効率を高めることができる。
制御方式であって、双方向のデータバスを設けるととも
に、ビジー管理回路とアクセス制御回路を設け、アクセ
ス信号を転送するバスを選択することによって、バスの
転送効率を高めることができる。
中央処理装置のデータ処理能力の向上と、そのデ−タ量
の増大に伴い、中央処理装置は複数の主記憶装置と多量
のデータ転送を行っている。
の増大に伴い、中央処理装置は複数の主記憶装置と多量
のデータ転送を行っている。
この中央処理装置と複数の主記憶装置間で行うデータの
転送処理速度は、システムの処理速度を左右することに
なる。
転送処理速度は、システムの処理速度を左右することに
なる。
しかしながら、このデータの転送は中央処理装置と主記
憶装置とを接続するバスを介して行われるが、迅速な転
送処理のために、バスには高価な同軸ケーブルが使用さ
れており、かつデータ量の増大にともなって、データを
アクセスするのに要する回路は益々増大している。
憶装置とを接続するバスを介して行われるが、迅速な転
送処理のために、バスには高価な同軸ケーブルが使用さ
れており、かつデータ量の増大にともなって、データを
アクセスするのに要する回路は益々増大している。
従って、ケーブルを始めとしてハードウェア構成部品を
少なくして、システムの能力を向上させる効果的な制御
方式が望まれている。
少なくして、システムの能力を向上させる効果的な制御
方式が望まれている。
第２図は、従来の中央処理装置（以下、ＣＰＵと称する
）と、主記憶装置、即ち、記憶ユニット（以下、ＭＳＵ
と称する）間の接続を説明する図である。
）と、主記憶装置、即ち、記憶ユニット（以下、ＭＳＵ
と称する）間の接続を説明する図である。
１例として、１はＣＰＵで、同じ機能の４台のＭＳＵ３
１〜３４とバス２１〜２４で接続され、アドレスおよび
アクセス制御信号、書き込みデータ、読み出しデータの
送受を行っているとする。
１〜３４とバス２１〜２４で接続され、アドレスおよび
アクセス制御信号、書き込みデータ、読み出しデータの
送受を行っているとする。
第３図は従来のバス接続図である。
第２図のバス２１〜２４はそれぞれバス２１１〜２１４
゜２２１〜２２４，２３１〜２３４で構成されている。
゜２２１〜２２４，２３１〜２３４で構成されている。
例えばバス２２１はＭＳＴＪ３１に対するアドレスおよ
び制御信号用バスで、バス２２２は書き込みデータ用バ
ス、バス２２３は読み出しデータ用バスである。
び制御信号用バスで、バス２２２は書き込みデータ用バ
ス、バス２２３は読み出しデータ用バスである。
それぞれのバスはＣＰＵ側のインクフェイスラッチ（以
下、ＦＦと称する）５１１，５２１，５３１とＭＳＵ側
のＦ Ｆ６１１．６２Ｌ６３１とが１対１で対応して接
続される。
下、ＦＦと称する）５１１，５２１，５３１とＭＳＵ側
のＦ Ｆ６１１．６２Ｌ６３１とが１対１で対応して接
続される。
同様に、ＣＰＵＩとＭＳＵ３２、ＭＳＵ３３、ＭＳＵ３
４が接続される。
４が接続される。
ＣＰＵＩからＭＳＵ３１に書き込む場合は、データのア
ドレスと書き込みを指令する書き込み信号が、ＦＦ５１
１からバス２１１を介してＦＦ６１１に送出され、書き
込みデータはＦＦ５２１がらバス２２１を介してＦＦ６
２１に送出され、ＦＦ６１１のアドレスにＦＦ６２１の
データが書き込まれる。
ドレスと書き込みを指令する書き込み信号が、ＦＦ５１
１からバス２１１を介してＦＦ６１１に送出され、書き
込みデータはＦＦ５２１がらバス２２１を介してＦＦ６
２１に送出され、ＦＦ６１１のアドレスにＦＦ６２１の
データが書き込まれる。
ＣＰＵＩがＭＳＵ３１からデータを読み出す場合は、デ
ータのアドレスと読み出しを指令する読み出し信号が、
ＦＦ５１１からバス２１１を介してＦＦ６１１に送出さ
れ、そのアドレスのデータが、ＦＦ６３１からバス２３
１を介してＦＦ６３１に読み出される。
ータのアドレスと読み出しを指令する読み出し信号が、
ＦＦ５１１からバス２１１を介してＦＦ６１１に送出さ
れ、そのアドレスのデータが、ＦＦ６３１からバス２３
１を介してＦＦ６３１に読み出される。
同様に、ＣＰＵはそれぞれのＭＳＵと所定信号あるいは
データのバスを介して、所要データの転送を行う。
データのバスを介して、所要データの転送を行う。
ＣＰＵとＭＳＵ間のデータ転送を大量にがっ迅速に行う
ためには、同時に行う転送量を多くする必要から多数の
バスケーブルが必要である。
ためには、同時に行う転送量を多くする必要から多数の
バスケーブルが必要である。
しかし、バスの使用率からみると、アドレスおよびアク
セス制御信号バスは、連続インタリーブが起こっている
とクロック毎に使用しているが、一方、読み書きそれぞ
れのバスは、１回のアクセス毎にどちらかのバスが、そ
のクロック間だけ使用されるに過ぎない。
セス制御信号バスは、連続インタリーブが起こっている
とクロック毎に使用しているが、一方、読み書きそれぞ
れのバスは、１回のアクセス毎にどちらかのバスが、そ
のクロック間だけ使用されるに過ぎない。
しかも通常の使用状態では、読み書きのアクセスが交互
に行われることはほとんどなく、読み、書きどちらかの
アクセスに集中して行われる場合がほとんどである。
に行われることはほとんどなく、読み、書きどちらかの
アクセスに集中して行われる場合がほとんどである。
従って、読み出し動作を行っている場合は、書き込みバ
スが、書き込み動作を行っている場合は、読み出しバス
がそれぞれ空き状態になる。
スが、書き込み動作を行っている場合は、読み出しバス
がそれぞれ空き状態になる。
このようにバスの使用効率が悪く、高価なケー・プルが
効率良く使用されていないと云う問題があった。
効率良く使用されていないと云う問題があった。
なお、データバスを双方向にして、読出し／書込みに共
用するとことも考えられるが、単に双方向にしただけで
は一般にアクセスタイムは数サイクル以上を要するため
、読出し／書込み要求が混在した場合は効率は著しく低
下してしまう。
用するとことも考えられるが、単に双方向にしただけで
は一般にアクセスタイムは数サイクル以上を要するため
、読出し／書込み要求が混在した場合は効率は著しく低
下してしまう。
ＣＰＵのアクセス要求信号を一旦保持するレジスタと、
ＣＰＵ、！：ＭＳＵの両装置を接続するバス線と記憶ユ
ニットを構成するブロック（ロジカルストレージ）の使
用状況を管理するビジー管理回路と、ビジー管理回路の
データに基づいて、前記レジスタのアクセス要求信号を
選択したバスを介してＭＳＵへ送出するアクセス制御回
路とを設ける。
ニットを構成するブロック（ロジカルストレージ）の使
用状況を管理するビジー管理回路と、ビジー管理回路の
データに基づいて、前記レジスタのアクセス要求信号を
選択したバスを介してＭＳＵへ送出するアクセス制御回
路とを設ける。
また、読み書きデータを送受する２本のバスを双方向伝
送可能な１本のバスにする。
送可能な１本のバスにする。
記憶ブロックに対するアクセス信号が読み書き混在して
発生した場合、転送効率が悪くなるので、できるだけ読
み書きいずれかの信号が連続するように伝送するバスを
選択して、効率のよい伝送、即ち、バスの空きを少な（
して、かつデータを円滑に転送するようにする。
発生した場合、転送効率が悪くなるので、できるだけ読
み書きいずれかの信号が連続するように伝送するバスを
選択して、効率のよい伝送、即ち、バスの空きを少な（
して、かつデータを円滑に転送するようにする。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の記憶装置制御方式の一実施例を示す。
なお、全図を通じて同一符号は同一対象物を示す。
前記した従来例のように記憶ユニット４個から構成され
る装置 ３３、３４を４３にまとめ２個の記憶ユニットとする。
る装置 ３３、３４を４３にまとめ２個の記憶ユニットとする。
なお、各記憶ユニットの中には互いに独立に動作可能で
アドレスがインクリーブされた複数のブロック（ロジカ
ルストレージ）を含んでいる。
アドレスがインクリーブされた複数のブロック（ロジカ
ルストレージ）を含んでいる。
アドレスバス２１１〜２１４の２１１．２１３はそれぞ
れ記憶ユニット４１．４３にアドレスとアクセス制御信
号を、２１２．２１４はアドレスだけを伝送する。
れ記憶ユニット４１．４３にアドレスとアクセス制御信
号を、２１２．２１４はアドレスだけを伝送する。
データバス２４１〜２４４は双方向バスで、バスの両端
には送受２個づつのインタフェースラッチが設けられる
。 ）
例えば、バス２４１にはＣＰＵ側に５２１．５３１が、
ＭＳＵ側には６２１．６３１が設けられる。
には送受２個づつのインタフェースラッチが設けられる
。 ）
例えば、バス２４１にはＣＰＵ側に５２１．５３１が、
ＭＳＵ側には６２１．６３１が設けられる。
そして、例えば５２１ 、 ６２１が送信用、５３１．
６３１が受信用である。
６３１が受信用である。
ＣＰＵからのアクセス信号ＲＱＯ−ＲＱ３が一時レジス
タ１０〜１３で保持され、アクセス制御回路３０を経て
インタフェースラッチ５１１〜５１４に送出される。
タ１０〜１３で保持され、アクセス制御回路３０を経て
インタフェースラッチ５１１〜５１４に送出される。
ビジー管理回路２０はＭ Ｓ Ｕ４１．４３の各ロジカ
ルストレージが使用中か否かの管理を行っている。
ルストレージが使用中か否かの管理を行っている。
アクセス制御回路３０はレジスタ１０〜１３で保持され
ているアクセス信号ＲＱＯ〜ＲＱ３が要求するロジカル
ストレージが使用中であるか否かを、ビジー管理回路２
０のデータを参照し、使用中でなければ、アクセス信号
Ｒ’ＱＯ〜ＲＱ３の優先順位の高い順にＦＦ５１１〜５
１４にセットする。
ているアクセス信号ＲＱＯ〜ＲＱ３が要求するロジカル
ストレージが使用中であるか否かを、ビジー管理回路２
０のデータを参照し、使用中でなければ、アクセス信号
Ｒ’ＱＯ〜ＲＱ３の優先順位の高い順にＦＦ５１１〜５
１４にセットする。
アクセス要求が受入れられると、レジスタ１０〜工３は
リセットされ、次のアクセス信号が受入れ可能となる。
リセットされ、次のアクセス信号が受入れ可能となる。
なお、このリセットはレジスタ１０〜１３の個別に可能
である。
である。
ＦＦ５１１〜５１４にセントされたアクセス信号はアク
セスバス２１１〜２１４を介して記憶ブロック４１。
セスバス２１１〜２１４を介して記憶ブロック４１。
４３に送出される。
１例として、ＣＰＵＩからＭＳＵ４１のロジカルストレ
ージ（以下、ＬＳと称する）Ｌ．ＳＯとＬＳ８にそれぞ
れ８バイトのデータを書き込む場合を一更に詳細に説明
する。
ージ（以下、ＬＳと称する）Ｌ．ＳＯとＬＳ８にそれぞ
れ８バイトのデータを書き込む場合を一更に詳細に説明
する。
バス２１１より１６バイト書き込みを示すコマンドと起
動信号およびＬＳＯに対するアクセス信号が送出される
。
動信号およびＬＳＯに対するアクセス信号が送出される
。
なお、コマンドには■バス２１１．２４１のみによる８
バイトの書き込み、■同じく読み出し、■バス２１１、
２４１および２１２，２４２による８バイトの書き込み
、■同じく読み出し、さらに■バス２１１，２４１で書
込み、バス２１２，２４２で読み出しを同時に行う、等
を指示、区別するコードを用いる。
バイトの書き込み、■同じく読み出し、■バス２１１、
２４１および２１２，２４２による８バイトの書き込み
、■同じく読み出し、さらに■バス２１１，２４１で書
込み、バス２１２，２４２で読み出しを同時に行う、等
を指示、区別するコードを用いる。
この時、ＭＳＵ４１では１６バイトあることを認識し、
ＬＳ８に対するアドレスがバス２１２にＣＰＵ１から送
出されるので、それをＦＦ６１２に取り込む。
ＬＳ８に対するアドレスがバス２１２にＣＰＵ１から送
出されるので、それをＦＦ６１２に取り込む。
データパスを８バイトバスとすると、ＬＳＯに対する書
き込みデータはバス２４１、ＬＳ８に対する書き込みデ
ータはバス２４２を通してＭＳＵ４１に送出され、これ
によってＬＳＯとＬＳ８に同時に８バイトづつのデータ
が書き込まれる。
き込みデータはバス２４１、ＬＳ８に対する書き込みデ
ータはバス２４２を通してＭＳＵ４１に送出され、これ
によってＬＳＯとＬＳ８に同時に８バイトづつのデータ
が書き込まれる。
読み出しの場合も同様に、バス２４１，２４２をとおし
て、１６バイトのデータがｃｐｕｉに対して送出される
。
て、１６バイトのデータがｃｐｕｉに対して送出される
。
ＭＳＵ４１の各ＬＳは、バス２４１，２４２の何れのバ
スを通ってきた書き込みデータに対しても、書き込み可
能であり、また読み出しデータも同様に、何れのバスに
対しても、送出可能な構成になっている。
スを通ってきた書き込みデータに対しても、書き込み可
能であり、また読み出しデータも同様に、何れのバスに
対しても、送出可能な構成になっている。
また、バス２１１．２４１によって１つのＬＳに対して
読み出し動作を行い、バス２１２．２４２によって他の
ＬＳに対して書き込み動作を行えば、読み出し、書き込
み命令が交互に来た場合でも、それぞれのバスは読み出
し、または書き込みのみを連続的に扱うようにできるた
め、従来と同量のデータを転送することが可能である。
読み出し動作を行い、バス２１２．２４２によって他の
ＬＳに対して書き込み動作を行えば、読み出し、書き込
み命令が交互に来た場合でも、それぞれのバスは読み出
し、または書き込みのみを連続的に扱うようにできるた
め、従来と同量のデータを転送することが可能である。
即ち前記アクセス制御回路は、既に各バス２１１゜２１
２を経由して発行したアクセス要求の読み／書き区別を
記憶しておき、次に処理すべき要求の読み／書き区別に
応じて、同じバスには同じ種別の処理が連続するように
制御を行う。
２を経由して発行したアクセス要求の読み／書き区別を
記憶しておき、次に処理すべき要求の読み／書き区別に
応じて、同じバスには同じ種別の処理が連続するように
制御を行う。
以上バスを削減しても削減前と同じ量のデータ転送がで
きることを説明したが、本発明によって、既存のバスを
用いバスを増設し７たと同じ効果をあげることができる
のは云うまでもない。
きることを説明したが、本発明によって、既存のバスを
用いバスを増設し７たと同じ効果をあげることができる
のは云うまでもない。
〔発明の効果〕 ゛
以上述べて来たように、本発明によれば、ＣＰＵにビジ
ー管理回路とアクセス制御回路を付設することによって
、バスケーブルを削減し７ても、同量のデータを転送す
ることができ、実用的には極めて有用である。
ー管理回路とアクセス制御回路を付設することによって
、バスケーブルを削減し７ても、同量のデータを転送す
ることができ、実用的には極めて有用である。
第１図は本発明の磁気装置制御方式の一実施例を示す図
、 第２図は従来の中央処理装置と主記憶装置間の接続を示
す図、 第３図は従来のバス接続図である。 図において、 １は中央処理装置（ＣＰ Ｕ）、 １０〜１３はレジスタ、 ２０はビジー管理回路、 ３０はアクセス制御回路、 ４Ｌ４３は記憶ユニット（主記憶装置、ＭＳＵ）、２１
１〜２１４．２４１〜２４４はバス、５１１〜５１４．
６１１〜６１４，６２１〜６２４，６３１〜６３４はイ
ンタフェースラッチ、 ＲＱＯ〜ＲＱ３はアクセス信号である。
、 第２図は従来の中央処理装置と主記憶装置間の接続を示
す図、 第３図は従来のバス接続図である。 図において、 １は中央処理装置（ＣＰ Ｕ）、 １０〜１３はレジスタ、 ２０はビジー管理回路、 ３０はアクセス制御回路、 ４Ｌ４３は記憶ユニット（主記憶装置、ＭＳＵ）、２１
１〜２１４．２４１〜２４４はバス、５１１〜５１４．
６１１〜６１４，６２１〜６２４，６３１〜６３４はイ
ンタフェースラッチ、 ＲＱＯ〜ＲＱ３はアクセス信号である。
Claims (1)
- 【特許請求の範囲】 独立に動作可能な複数個の記憶ブロック（ＬＳ）で構成
され、該ブロック間でインタリーブ可能な記憶システム
装置と、中央処理装置（１）間の読み書きデータの転送
制御において、 前記両装置間に双方向に読み書きデータ転送可能な複数
のデータバス（２４１、２４２）と、前記中央処理装置
（１）から前記読み書きデータのアドレスと読み書きを
制御するアクセス信号とを送出する上記各データバスに
対応する複数のアドレスバス（２１１、２１２）とを設
け、 該アドレスバスの少なくとも１つ（２１１）にはアクセ
ス制御信号線を含むとともに、前記各ブロックはいずれ
のアドレスバスによっても指定され、また読み書きデー
タはいずれのデータバスによっても転送されるよう構成
され、 更に前記両装置間のバスと、前記記憶ブロック（ＬＳ）
を構成するインタリーブ可能単位のロジカルストレージ
の使用状況を管理するビジー管理回路（２０）と、 該ビジー管理回路（２０）のデータに基づいて、前記中
央処理装置（１）から送出する前記アクセス制御信号を
選択するアクセス制御回路（３０）とを設け、前記各記
憶ブロック（ＬＳ）の空きおよび各バスの空きに応じて
読み書きデータを転送制御することを特徴とする記憶装
置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11294285A JPS61269750A (ja) | 1985-05-24 | 1985-05-24 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11294285A JPS61269750A (ja) | 1985-05-24 | 1985-05-24 | 記憶装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269750A true JPS61269750A (ja) | 1986-11-29 |
Family
ID=14599360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11294285A Pending JPS61269750A (ja) | 1985-05-24 | 1985-05-24 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154273A (ja) * | 1987-12-10 | 1989-06-16 | Fujitsu Ltd | 主記憶アクセス制御装置 |
| JP2007519121A (ja) * | 2004-01-22 | 2007-07-12 | クゥアルコム・インコーポレイテッド | マルチプルアドレス２チャンネルバス構造 |
-
1985
- 1985-05-24 JP JP11294285A patent/JPS61269750A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154273A (ja) * | 1987-12-10 | 1989-06-16 | Fujitsu Ltd | 主記憶アクセス制御装置 |
| JP2007519121A (ja) * | 2004-01-22 | 2007-07-12 | クゥアルコム・インコーポレイテッド | マルチプルアドレス２チャンネルバス構造 |
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