CN1926798A - 数据同步的接口设备和方法 - Google Patents

Abstract

提供一种接口设备(4)，所述接口设备(4)具有第一寄存器装置(6)和与第一寄存器装置(6)并联的第二寄存器装置(7)，这些寄存器装置(6，7)被设计来接收数据字(DW)。所述接口设备(4)包括同步装置(52)，第一和第二时钟信号(T1，T2)被供给该同步装置(52)并且该同步装置(52)被设计来发出由第一时钟信号导出的选择信号，用于为了存储被施加到数据输入端(41)的数据字(DW)而选择第一或者第二寄存器装置(6，7)。同步装置(52)也被设计来在控制输出端(55)发出控制信号(MUX)，该控制信号(MUX)由选择信号和第二时钟信号导出。所述控制输出端(55)被耦合到选择装置(8)，两个寄存器装置(6，7)之一的输出端借助于该选择装置(8)可被连接到接口设备的数据输出端(42)。选择信号与第二时钟信号(T2)的比较意味着，不需要附加的记录装置。

Description

数据同步的接口设备和方法

本发明涉及一种用于数据字的同步传输的接口设备，以及涉及一种用于使数据字在以相同频率来定时的两个电路块之间同步的方法。

在定时系统中，必须经常在两个不同的电路块之间互换数据。例如在这种情况下，单独的电路块可以互换数据，该数据然后进一步在相应的电路块中被处理。这两个电路块各利用相同频率的时钟信号来定时。为了避免数据互换期间的数据误差，数据互换必须同步实施，即要被互换的数据必须总是在正确的时刻被施加到电路块。

因为电路块被布置在不同的位置，所以在来自这些电路块的两个时钟信号之间出现延迟时间差。针对这两个时钟信号的不同长度的线路同样导致延迟时间差。延迟时间差导致来自这两个电路块的时钟信号之间的相位差。此外，两个时钟信号之间的未知的相位差由被称作“抖动”的微小随机变化以及由不同的频率处理措施引起。如果时钟信号的频率是相同的，但是这些时钟信号源自不同的信号源，则这些时钟信号之间的相位角通常是未知的。

当数据正被互换时，在一个时钟周期期间，例如在其时钟信号的上升沿，电路块在其输出端发出要被互换的数据。第二电路块例如在其时钟信号的上升时钟沿读取被施加到其输入端的数据，并进一步处理该数据。由于这些电路块中的两个时钟信号之间的相位差，数据输出端处的产生和数据输入端处的读取过程各发生在不同的时刻。因此，在第一电路块在其数据输出端已产生要被传输的数据之前，可能已经开始读周期。这导致数据丢失，并且因此导致这些块之间的数据传输中的错误。

为了避免这种数据丢失，同步电路并且特别是所谓的FIFO缓冲器(FIFO＝先进先出)被连接在单独的电路块之间。所使用的缓冲电路将要被传输的数据暂时存储在触发器电路中，并在需要时再次发出该数据。在这种情况下，首先要被存储在该缓冲器中的数据也是首先再次输出的数据。

图3示出具有FIFO缓冲器的同步接口的一个例子。在这种情况下，该同步电路3被连接在两个电路块1和2之间。该电路块1在其时钟信号的每个时钟周期期间在其输出端发出一数据字。该数据字包括一个或者多个数据项并且被存储在三个并联连接的寄存器组32中的一个中。在这种情况下，这些寄存器组32各具有多个并联连接的触发器电路，这些触发器电路各存储该数据字的一个数据项。由控制装置31来选择使用这三个寄存器组32中的哪一个寄存器组来存储电路块1的数据字。所存储的数据字经由多路复用器单元33来读取，该多路复用器单元33使用控制单元31的控制信号来将三个寄存器组32中的一个寄存器组连接到同步电路3的输出端，并且因此将该数据字供给第二电路块2。在这种情况下，以数据字也以其被存储在寄存器组32中的顺序发出该数据字。

在从数据库中读取并在第二电路块产生的过程之后，删除寄存器组的内容，并且为其他写过程再次启用该寄存器组。读和写过程经由控制装置31来同步，电路块1的时钟信号和电路块2的时钟信号被供给该控制装置31。

如果利用频率相同的两个不同时钟信号来实施数据读和写过程，那么对每个要被同步的数据项必须有至少三个存储单元。因此，需要3×N个存储单元，用于使形成数据字的n个并行数据项同步。从而，每个所述的寄存器组32包括n个存储单元。为了确保既在正方向上又在负方向上克服第一电路块的时钟信号与第二电路块的时钟信号之间的相位角的大波动，需要第三寄存器组。特别是在其要被同步的数据字包括很大数量的并行数据项的电路块的情况下，在同步电路中对每个数据项需要第三存储单元导致大数量的存储单元。这增加了空间要求并引起额外的成本。

本发明的一个目的是提供一种复杂度较低的接口设备，该接口设备仅仅需要两个用于同步的寄存器组。本发明的另一目的是提供一种利用简单装置来使数据字在两个电路块之间同步的方法，这两个电路块以相同频率来定时。

这些目的通过权利要求1和14的主题来实现。有利的改进方案在从属权利要求中被说明。

根据本发明，用于数据字的同步传输的接口设备在这种情况下具有用于数据字的数据输入端和用于数据字的数据输出端。第一寄存器装置和与该第一寄存器装置并联的第二寄存器装置各具有被耦合到数据输入端的一个输入端以及选择输入端和输出端。在这种情况下，第一和第二寄存器装置被设计来存储在输入侧所施加的数据字并且在输出端发出该数据字。该接口装置也具有选择装置，该选择装置被连接到第一寄存器装置的输出端并且被连接到第二寄存器装置的输出端。该装置被设计来根据控制信号将第一寄存器装置的输出端或者第二寄存器装置的输出端耦合到数据输出端。因此，该装置形成多路复用器单元。该接口设备还具有用于供给第一时钟信号的第一时钟输入端和用于供给第二时钟信号的第二时钟输入端。此外，该接口设备包括同步装置，该同步装置通过第一和第二时钟输入端并通过控制输出端被耦合到该选择装置。该同步装置被设计来发出选择信号(该选择信号由第一时钟信号导出)，用于为了存储被施加到数据输入端的数据字而选择第一寄存器装置或者选择第二寄存器装置。因此，该装置优选地被设计来将选择信号发出给第一和第二寄存器装置。此外，该同步装置被设计来在控制输出端发出控制信号，该控制信号由选择信号和第二时钟信号导出。

用于第一和第二寄存器装置的同步装置和选择驱动器意味着，不需要具有附加存储单元的第三寄存器装置。两个电路块的时钟信号之间的同步集中在同步装置上，而不必如过去那样为此目的而使用三个寄存器组。针对整个接口设备，该装置需要仅仅被提供一次，并且该装置确保，在根据本发明的接口设备的输出端处无误差地以及在正确时刻产生要在电路块之间互换的数据。特别是，在电路块正接收已被施加到该电路块的输入端的数据字并且正进一步处理该数据字的时刻，在根据本发明的接口设备的输出端产生要被传送的数据字。

这优选地通过利用第二时钟信号对选择信号进行时间估计并且通过根据此推导出控制信号来完成。因此，针对大量并行数据项的同步互换，与具有三个寄存器组的传统实施方案相比，实施本发明的复杂度进一步越来越小。

在这种情况下，特别有利的是，在一个有利的改进方案中，第一和第二寄存器装置具有时钟信号输入端，该时钟信号输入端形成选择输入端。在这种情况下，第一和第二寄存器装置被设计来在时钟信号的边沿在其输出端发出数据字(该数据字被施加到该第一和第二寄存器装置的数据输入端)，该时钟信号由选择信号导出。因此，这些从现有技术公知的寄存器装置仍然可以被使用。在这种情况下，针对数据字中的每个单独的数据项，该寄存器装置包含多个并联布置的触发器电路。

为了改进数据保护，在本发明的一个扩展方案中，第一缓冲电路被连接在接口设备的数据输入端与第一和第二寄存器装置之间。该缓冲电路被设计来在第一时钟信号的时钟沿将数据字(该数据字已被施加到接口设备的数据输入端)发出到第一和第二寄存器装置。优选的是下降时钟沿。这确保，当第一和第二寄存器装置在所施加的时钟信号的上升沿在其数据输入端接收到数据字时，有效数据字被施加到第一和第二寄存器装置的数据输入端。

在本发明的另一扩展方案中，第二缓冲装置被连接在选择装置与接口设备的数据输出端之间，并且第二缓冲装置被设计来在第二时钟信号的下降时钟沿在接口设备的输出端发出数据字(在选择装置的数据输出端，该数据字已被发出)。这确保，在第二时钟信号的上升时钟沿在接口设备的数据输出端可靠地产生已与第二时钟信号同步的数据字。因此，随着第二时钟信号的这个时钟沿，数据字可被传输到用于进一步处理的电路块。可替换地，第一和第二缓冲电路中的时钟沿的方向也可以互换。

在本发明的一个扩展方案中，同步装置包括选择装置或者选择器，该选择装置被设计来产生选择信号，用于在第一时钟信号的每个时钟周期期间选择相应的其他寄存器装置。该选择信号被形成，以致这导致交替地选择两个寄存器装置。选择信号的频率与第一时钟信号的频率的一半相对应。该选择装置或者选择器优选地具有D触发器(D-toggle flipflop)，该D触发器利用第一时钟信号来定时。触发器的数据输出端被耦合到第一逻辑门的第一输入端，并且经由倒相器被耦合到第二逻辑门的第一输入端以及被耦合到该触发器的数据输入端。因此，具有反馈的D触发器用作分频器，该分频器将第一时钟信号的频率分成一半。作为对分频器的替换方案，能使用任何其他电路，该电路产生具有输入时钟的一半的频率的时钟信号。

在本发明的一个有利的扩展方案中，第一逻辑门的第二输入端和第二逻辑门的第二输入端被耦合到第一时钟输入端，而第一逻辑门的输出端被耦合到第一寄存器装置的选择输入端，以便发出选择信号。第二逻辑门的输出端被耦合到第二寄存器装置的选择输入端。该逻辑电路导致，频率为第一时钟信号的频率的一半的时钟信号被施加到第一寄存器装置的选择输入端并且被施加到第二寄存器装置的选择输入端。被施加到寄存器装置的选择输入端的信号相对彼此相移90°。因此，可以简单的方式产生选择信号，该选择信号也可以被用作第一和第二寄存器装置的时钟信号，这些寄存器装置分别交替地在同步装置的同步输入端读取数据字。

在本发明的另一扩展方案中，同步装置具有采样装置，该采样装置利用第二时钟信号来定时。该采样装置被设计来检测选择信号的变化，并且将控制信号发出到选择装置。在这种情况下，该控制信号被连接，以致该控制信号将已由选择信号选择的那个寄存器装置的输出端连接到接口设备的数据输出端。像这样的设计是特别有利的，因为采样装置因此使用选择信号来检测已存储下一个要被同步的数据字的寄存器装置。

只要记录表示新的寄存器装置的变化，控制信号就被发出到选择装置。同步装置被设计，以致所选择的寄存器装置的数据输出端被连接到同步装置的数据输出端。这确保，只有当寄存器装置正发出有效数据字时，该寄存器装置才被连接到同步装置的输出端。

在另一有利的改进方案中，该采样装置具有第一触发器电路和至少一个第二触发器电路，以便检测变化。选择信号可被供给该第一触发器电路的数据输入端和至少一个第二触发器电路的数据输入端。第一触发器电路的时钟输入端被连接到第二时钟输入端，而至少一个第二触发器电路的时钟输入端经由至少一个第一延迟元件被连接到第二时钟输入端。在这种情况下，该延迟元件被设计来针对第二时钟信号产生时间延迟。因此，具有至少两个其时钟信号输入端被连接到第二时钟输入端的触发器电路的实施例使得能够检测选择信号中的信号变化的时刻。这表示包含要被发出的下一个数据字的寄存器装置。

另外，有利的是，该采样装置包含第三触发器电路，该第三触发器电路的时钟输入端经由第二延迟元件被耦合到第二时钟输入端。第三触发器电路的数据输入端经由至少一个逻辑门被连接到第一触发器电路的数据输出端和至少一个第二触发器电路的数据输出端。在这种情况下，该逻辑电路被设计来通过第一触发器电路和至少一个第二触发器电路估计选择信号中的变化的时间检测。第三触发器电路的数据输出端优选地被连接到选择装置的控制输入端。因此，来自同步装置的控制信号可以在第三触发器电路的数据输出端被分接。

除了针对从第一电路块发出的数据字提供第一寄存器装置和第二寄存器装置之外，用于使数据字同步的方法包括借助选择信号来选择两个寄存器装置中的一个寄存器装置。在任何情况下，选择信号的值与寄存器装置之一相关。此外，已从第一电路块发出的数据字随着第一时钟信号的上升时钟沿被传输到所选择的寄存器装置。该选择信号利用第二时钟信号通过估计选择信号的时间响应来检测。这检测，两个寄存器装置中的哪个寄存器装置已被选择用于传输从电路块所发出的数据字。在这样的检测之后，在第二时钟信号的上升时钟沿，所传输的数据字被发出到第二电路块。因此，根据本发明，同步被集中于选择信号中的电平变化的检测。通过选择信号与第二时钟信号比较的时间估计来实施该检测。

因此需要仅仅两个寄存器装置用于同步，要被同步的数据字交替地被传输到这两个寄存器装置。只要确定寄存器装置已接收到被施加到接口设备的输入端的数据字，就在数据输出端利用第二时钟信号的时钟来发出这个数据字。

在这个上下文中，有利的是，产生具有第一逻辑电平和第二逻辑电平的选择信号。第一和第二逻辑电平随着第一时钟信号的每个时钟周期被反相，每个逻辑电平与两个寄存器装置中的一个相关。因此，选择信号是其电平随着第一时钟信号的每个时钟周期被反相的信号。在一个优选的实施例中，从第一时钟信号中通过把第一时钟信号等分来产生选择信号。在这种情况下，逻辑高电平与第一寄存器装置相关，而逻辑低电平与第二寄存器装置相关。因此，选择信号优选地可被直接用于产生寄存器装置的时钟信号。

在一个有利的改进方案中，为了这个目的，针对第一和第二寄存器装置的时钟输入端处的相应选择信号提供第一时钟信号的半个时钟周期的相移。优选地可以通过将选择信号施加到第一逻辑门和将第一时钟信号施加到第一逻辑门、并且将选择信号反相和将所反相的选择信号施加到第二逻辑门以及将第一时钟信号施加到第二逻辑门来产生这些信号。

在其他优选的实施例中，产生具有3∶1的占空比的第三和第四时钟信号，该第三时钟信号相对于第四时钟信号具有为时钟周期的一半的相移。第三时钟信号被供给第一寄存器装置的时钟输入端，而第四时钟信号被供给第二寄存器装置的时钟信号。因此，在上升时钟沿，寄存器装置在时钟输入端接收数据字，该数据字已从第一电路块被发出。

选择信号优选地通过借助逻辑估计检测选择信号的时钟沿来进行检测。在这种情况下，通过延迟第二时钟信号并随后将被延迟的第二时钟信号供给触发器电路的时钟输入端来实施精确的时间检测。只有当电平变化出现在选择信号中时，触发器电路的数据输出端才根据延迟来切换。在逻辑电路中估计触发器电路的数据输出端处的输出信号，并且这被用来确定，已被存储在记录装置中的数据字可以被传输给同步装置的输出端的时刻。

在以下说明中利用示例性实施例和借助附图将详细说明本发明，其中：

图1示出本发明的第一示例性实施例，

图2示出接口设备的详细的方框图，

图3示出公知的接口设备，

图4示出具有接口设备内的所选择的信号的时序图。

图1示出具有根据本发明的接口设备的示意性框图。当在不同块之间互换数据时需要接口，这些电路块各通过其自己的时钟信号来定时。第一电路块的时钟信号和第二电路块的时钟信号频率相同，但是这两个时钟信号的相位角彼此不同。另外，这两个时钟信号可以由于抖动和自然波动而改变。该接口设备允许数据在电路块之间同步互换。在这种情况下，表达“同步地”应被理解为，当第二电路块实际上准备好接收数据字时，在正确的时刻在其输出端发出被施加到该接口设备的输入端的数据字。因此，“同步”互换确保要被互换的正确的数据字由第二电路块随着第二时钟信号的时钟沿来接收。

为了这个目的，根据本发明的接口设备4被连接在第一电路块1的输出端11与第二电路块2的输入端21之间。接口设备4包含用于要被传输的数据字的数据输入端41以及用于发出数据字的数据输出端42，该数据输入端41被连接到第一电路块的输入端11，该数据输出端42被连接到第二电路块2的输入端21。另外，根据本发明的接口设备具有两个时钟输入端43和44。时钟信号T1被施加到第一时钟输入端43，并且也是第一电路块1的时钟信号。第二时钟信号T2被施加到第二时钟输入端44，并且同样被用作第二电路块2的时钟信号。因此，这两个输入端被设计用于第一和第二电路块1、2的时钟信号。

在所有情况下，数据输入端41被连接到第一寄存器装置6并且被连接到与该第一寄存器装置6并联的寄存器装置7。这两个寄存器装置6和7暂时存储数据字DW，该数据字DW已被施加到数据输入端41，并且每个寄存器装置在其输出端发出该数据字。数据字的存储和发出经由寄存器装置6和7的相应控制输入端61和71来控制。寄存器装置6和7的输出端被连接到多路复用器单元8。该单元8代表一开关，该开关根据其控制输入端81处的控制信号将其两个输入端82或83中的一个连接到其输出端84。多路复用器单元8的输出端84被连接到接口设备4的数据输出端42。

接口设备4还具有同步装置或同步设备5。同步装置5具有两个输入端51和52。第一输入端51被连接到第一时钟输入端43，而第二输入端52被连接到第二时钟输入端44。该设备5包含选择装置或选择器56。选择装置56使用输入端43处的时钟信号来产生选择信号。该选择信号作为或者输出端53处的信号或者输出端54处的选择信号被发出。该选择装置56使用该信号来相应地选择寄存器装置6或者7，以致所选择的寄存器装置暂时存储被施加到数据输入端41的下一个数据字DW。

举例来说，选择装置56产生选择信号，并且在数据输出端53发出该选择信号。在输出端53随着时钟输入端43处的第一时钟信号的下一个上升时钟沿发出该选择信号。第一时钟信号的上升时钟沿也导致数据字DW被施加到数据输入端41，该数据字DW已从电路块1中被发出。寄存器装置6由输出端53处的选择信号驱动，以致该寄存器装置6暂时存储被施加到数据输入端41的数据字DW。该选择装置在输出端54随着时钟输入端43处的第一时钟信号的下一个上升时钟沿来产生选择信号，以致该寄存器装置7被驱动。由于该时钟沿导致新的数据字被施加到数据输入端41，所以现在该新的数据字被传输到该寄存器装置7。

同时，选择装置56将选择信号发出给采样装置57。该采样装置被连接到第二输入端52，并且因此被连接到第二时钟信号的第二时钟输入端44。采样装置57被如此设计，以致该采样装置57使用选择信号来标识其中存储有已被施加到数据输入端41的数据字DW的寄存器装置6或者7。举例来说，通过从第一电平变化到第二电平的选择信号电平来完成这一点，该变化表示用于将数据字传输到相应选择的寄存器装置的时刻。只要采样装置57这样记录变化，所传输的数据字就在所选择的寄存器装置的数据输出端被发出。因此，从该时刻起，数据字可以被传递到接口设备4的数据输出端42。

为了这个目的，采样装置57使用第二时钟输入端44处的第二时钟信号以及选择信号中的变化来在控制输出端55处产生控制信号MUX。该控制输出端55被连接到数据多路复用器8的控制输入端81。因此，在输入端81处，该多路复用器8总是根据控制信号MUX在确保有效的数据字存在于相应的输入端82或者83处的时刻切换。选择装置56和采样装置57记录正方向上和负方向上的两个时钟信号之间的相移，并且控制多路复用器单元8的切换，以致在接口设备4的数据输出端42处随着相对于第二时钟输入端44处的第二时钟信号的时钟和相位同步发出已被施加到同步电路4的数据输入端41的数据字。这导致与两个电路块1和2的时钟同步地互换数据。

图2示出接口设备4的详细的示例性实施例。在这种情况下，相同的部件具有相同的参考符号。图4中所示的根据本发明的接口设备由正时钟沿控制。正时钟沿是上升时钟沿，而负时钟沿具有与下降时钟沿相同的意义。

图2中所示的接口设备被设计用于在两个电路块之间同步互换包括多个并行数据项的数据字。在本例子中，在所有情况下，六个并行数据项形成一个数据字。但是，此处所说明的接口设备也可以被用于具有相当大量的并行数据项的数据字的同步。为此所有必需的是增加用粗线标记的数据路径上的单独的部件中的并联触发器电路的数量。

用于数据字DW的数据输入端41被连接到包含多个并联连接的触发器电路的缓冲电路9的一个输入端D。并联连接的触发器电路的输出端形成数据缓冲器9的输出端Q，并且在所有情况下分别被连接到寄存器装置6和7的输入端D。也被称作寄存器组6和7的寄存器装置6和7同样包括多个并联连接的触发器电路。在这种情况下，触发器电路意图存储数据字的一个数据项。寄存器装置6和7的输出端Q分别通过输入端82和83被连接到多路复用器单元。

多路复用器单元8的输出端84依次被连接到第二缓冲电路9A的数据输入端D。该缓冲电路9A具有与缓冲电路9相同数量的并联连接的触发器并且在其相应的输出端Q将其数据发出到数据输出端42。输入缓冲器9像输出缓冲器9A一样是根据本发明的接口设备4的可选部件，这些部件允许额外的提供数据的可靠性。这两个缓冲电路防止寄存器装置中的读和写误差。

缓冲电路9的时钟信号输入端经由倒相器561被连接到用于第一时钟信号T1的第一时钟输入端43。在第一时钟信号T1的下降时钟沿或者负时钟沿，缓冲电路9读取已被施加到输入端41的数据字，并且在缓冲电路9的数据输出端Q再次发出该数据字。

在由倒相器561进行反相之后，时钟信号T1也被供给D触发器60的时钟信号输入端。在这种情况下，D触发器60的数据输入端D经由倒相器601被连接到D触发器60的数据输出端Q。D触发器60的输出端被反馈到其输入端，并且因此在第一时钟信号T1的每个下降时钟沿将其输出端Q反相。因此，D触发器也用作分频器。在D触发器的输出端被发出的信号是选择信号SEL，用于选择下一个要接收数据字的寄存器装置6或者7。

D触发器60的输出端Q也被连接到逻辑“与”门607的第一输入端，逻辑“与”门607的第二输入端被连接到第一时钟输入端43。此外，被连接到倒相器601的输出端的、D触发器60的数据输入端也被连接到第二逻辑“与”门606的第一输入端。逻辑“与”门606的第二输入端被连接到第一时钟输入端43。逻辑“与”门606和607的输出端分别导向相应的倒相器605或604。倒相器605的输出端形成选择信号R0的输出端53。倒相器604的输出端形成信号R1的输出端54并且被连接到寄存器装置7的时钟信号输入端。因此，也像选择信号R1一样，选择信号R0形成寄存器装置6和7的时钟信号。当相应输出信号R0或者R1的上升时钟沿或者正时钟沿出现时，这些寄存器装置在其缓冲存储器中接收已被施加到其数据输入端D的数据字DW，并且在输出端Q发出该数据字。因此，两个寄存器装置6和7的时钟输入端分别代表相应地如图1中所示两个选择输入端61和71。触发器60以及逻辑门606和607形成选择装置56。

逻辑门606和607使用选择信号SEL和第一时钟信号T1来产生选择信号R0和R1，这些选择信号R0和R1各具有1∶3的占空比。两个信号R0和R1的时钟周期是第一时钟信号T1的时钟周期的两倍长。另外，这两个信号R0和R1分别相对于彼此相移其时钟的半个周期。因此，第一寄存器装置6在第一时钟信号T1的上升时钟沿接收被施加到其数据输入端的数据字，并且在输出端Q发出该数据字。在第一时钟信号T1的下一个上升时钟沿，第二寄存器装置7接收被施加到其数据输入端D的数据字DW。因此，被施加到输入端的数据字总是在每个时钟周期中由寄存器装置6或7交替地接收，并且被传递给其相应的输出端。

关于数据字首先被传输到这两个寄存器装置6或者7中的哪一个的信息对于同步数据互换是重要的。触发器电路61被用于此目的，该触发器电路61的数据输入端被连接到触发器60的数据输出端Q。触发器61的时钟输入端被连接到第一时钟输入端。因此，关于两个寄存器装置6或者7中的哪一个具有被施加到其的最新数据的信息随着第一时钟信号T1的每个上升时钟沿以选择信号SEL′的形式被传递给触发器电路61的输出端Q。触发器电路61同时形成逻辑上链接第一时钟信号T1和第二时钟信号T2的接口，以便这样确保无误差的数据互换。

现在想要切换选择开关8，以致选择开关8将新数据被施加到其的那个寄存器装置连接到缓冲电路9A。在所示的示例性实施例中，随着输出时钟T2的上升沿完成这一点，以致被施加到缓冲电路9A的数据输入端D的数据可与第二时钟信号的下降输出沿同步地被传输到缓冲器电路9A，并且可以在接口设备4的数据输出端42处发出该数据。

为了这个目的，在所有情况下，触发器电路61的输出端Q被连接到第一、第二和第三采样触发器63、64、65的一个数据输入端。第一采样触发器63的时钟信号输入端被连接到根据本发明的接口设备的第二时钟输入端44。第二采样触发器64的时钟信号输入端经由延迟元件71被连接到第二时钟输入端。第三采样触发器65的时钟输入端本身经由延迟元件72和延迟元件71被耦合到第二时钟输入端44。这两个延迟元件71和72延迟第二时钟信号T2，以致第二时钟信号T2在不同的时刻被传递到采样触发器63、64和65的时钟输入端。从触发器61的输出端Q所发出的选择信号SEL′在三个不同的时刻被采样。如果选择信号SEL′在这个时间周期期间从高电平变化到低电平，或者反之，如果选择信号SEL′在这个时间周期期间从低电平变化到高电平，则这由三个采样触发器63、64和65中的至少一个采样触发器来记录。

举例来说，选择信号SEL导致从寄存器装置6切换到寄存器装置7。因此，第一时钟信号T1的上升时钟沿导致已被施加到数据输入端41的数据字DW被传输到寄存器组7，并且同时在触发器61的输出端Q产生选择信号SEL′的正沿。例如，在略微晚于第二时钟信号T2的上升时钟沿的时刻出现触发器61的输出端处的正沿。因此，在第二时钟信号T2的上升时钟沿，第一采样触发器63在其数据输入端仍然记录为低电平的选择信号SEL′，并且在其输出端QN以被反相的形式发出选择信号。

第二时钟信号T2的上升时钟沿由延迟元件71延迟。如果选择信号SEL′在这个延迟时间期间改变到其他电平，那么这由采样触发器64以及由采样触发器65来记录，并且相应被反相的信号在其输出端QN处被发出。这表示，寄存器装置7现在包含下一个数据字，并且其输出端应该被耦合到接口设备4的输出端42。

寄存器组从组6到组7的切换分别通过选择信号SEL或者SEL′中的正沿来标识，而寄存器装置从装置7到装置6的切换通过相应的负沿来表示。由于被连接到采样触发器63、64和65的时钟输入端的延迟元件，这些采样触发器63、64和65在不同的时刻检测到选择信号中的变化。在这种情况下，采样触发器63、64和65的反相输出端QN的逻辑电平0-0-1或者0-1-1标识选择信号SEL′的负时钟沿并且因此标识寄存器装置从7变化到6。输出电平的序列1-0-0和1-1-0标识选择信号SEL′的正向变化并且因此标识寄存器装置从6变化到7。

第一采样触发器63的输出端被连接到倒相器81，并且被连接到“与非”门82的第一输入端。采样触发器64的反相输出端QN被连接到该门82的第二输入端。触发器65的所反相的输出端QN被连接到倒相器83，并且被连接到“与非”门82的第三输入端。倒相器81和83的输出端被连接到“与非”门84的输入端。“与非”门82的输出端被连接到“与非”门85的第一输入端。两个“与非”门84和85的输出端被连接到另一“与非”门86。“与非”门86的输出端被连接到选择触发器电路90的数据输入端。

选择触发器电路90的时钟输入端经由另一延迟元件73被连接到第二延迟元件72。选择触发器90的所反相的输出端QN被反馈到逻辑“与非”门85的第二输入端。此外，选择触发器90的所反相的输出端QN经由倒相器91被连接到选择装置8的控制输入端81，该倒相器91形成控制信号MUX的输出端55。包括逻辑门81至86以及选择触发器90的整个逻辑电路从采样触发器所发出的信息数据中产生控制信号MUX。

控制信号MUX将选择开关8连接到在数据输出端42要被发出的下一个数据字已被施加到其的输入端。因此，通过延迟装置71、72和73延迟的第二时钟信号T2的正时钟沿驱动的触发器90将控制信号MUX发出到选择装置8的控制输入端81。从寄存器装置6或者7所发出的数据可靠地随着第二时钟信号T2的下一个下降时钟沿从缓冲电路9A被传输，并且被发出到数据输出端42。

在这种情况下，延迟元件73所产生的对第二时钟信号的时间延迟是足够长的。在时钟信号T2的上升时钟沿切换触发器90的输出端QN之前，包括门81至86的逻辑电路已完全被切换。此外，在第二时钟信号T2的下降时钟沿导致从多路复用器8所发出的数据字被施加到接口设备4的输出端42之前，仍然有足够的剩余时间。然后，选择触发器90、倒相器91和选择装置已经被切换。为了这个目的所要求的延迟限定第一时钟信号的最大采样频率和第二时钟信号的最大采样频率。

图3示出各种信号的时间曲线。第一曲线示出特定频率的第一时钟信号T1。在第一时钟周期ΔT1之后，选择信号SEL从逻辑低电平0被切换到逻辑高电平1。在另一时钟周期ΔT2之后，选择信号SEL再次通过触发器60来反相。如可以看到的那样，触发器用作第一时钟信号T1的分频器。选择信号SEL与第一时钟信号一起被供给逻辑门606和607。

逻辑运算和随后的由倒相器605和604进行的反相过程产生输出信号R1和R0。如能清楚地看到的那样，占空比是1∶3，针对相应的选择信号R1或R0的逻辑高电平的持续时间仅仅持续第一时钟信号T1的时钟周期的一半。此外，两个信号R1和R0相对于彼此相移其时钟周期的周期的一半。信号R1或者R0的相应上升沿总是出现在第一时钟信号的上升沿的时刻出现。

随着信号R1的每个上升时钟沿，寄存器装置7接收已被施加到输入端的数据字DW。同样的信号被施加到寄存器装置6，该寄存器装置随着其时钟信号R0的每个上升时钟沿也接收已被施加到输入端的数据字。因此，已被施加到数据输入端的数据字在第一时钟信号T1的每个上升时钟沿交替地被传输到相应的寄存器装置。

在时刻Tx，选择信号SEL产生从逻辑低电平到逻辑高电平的变化，该变化指示已被施加到输入端的数据字在第一时钟信号T1的下一个上升时钟沿将被传输到寄存器装置7。

但是，选择信号SEL仅仅随着时钟信号T1的随后的上升时钟沿由触发器61传输，并且作为选择信号SEL′在其输出端Q被发出。因此，选择信号SEL′相对于由D触发器60所产生的选择信号SEL已相移半个周期。选择信号SEL′在信号R1的上升沿的时刻具有上升沿，并且在信号R0的上升沿具有下降沿。因此，在寄存器装置7接收数据字的时刻，选择信号SEL′以逻辑高电平被施加到采样触发器63至65的相应的数据输入端。这也与寄存器装置7相关。

由第二时钟信号T2所提供的输出时钟相对于第一时钟信号T1相移90°。在选择信号SEL′还未改变的时刻Tz，上升沿出现在第二时钟信号T2中。因此，采样触发器63并没有记录选择信号SEL′中的任何电平变化。但是，第二时钟信号T2的上升时钟沿由延迟元件71和72延迟，并且在稍晚的时刻被传递到相应的时钟输入端。采样触发器记录这些采样触发器在其输出端发出的电平变化。被施加到逻辑门81、82和83的输入端的新的逻辑电平1-0-0由逻辑门处理并且被用于产生具有逻辑高电平的信号，该信号被供给选择触发器90的数据输入端D。在被延迟元件73进一步延迟之后，时钟信号T2的上升沿达到触发器90的时钟输入端，这在触发器的反相输出端产生逻辑低电平。因此，关于目前已被写到哪个寄存器组以及多路复用器8的以前的位置的信息由选择触发器90来估计。第一信息项从选择信号SEL′中获得，而第二信息项从选择触发器90本身的输出中获得。只有当选择信号SEL′改变时，才改变选择触发器90的输出电平。

在这个示例性实施例中，基于信号R1中的上升时钟沿，寄存器装置7将已被施加到其数据输入端D的数据字近似同时地传递给其输出端Q。因此，该数据字在多路复用器单元8的输出端83处被产生。已从触发器90被发出并已由倒相器91所反相的控制信号MUX被施加到切换装置8的控制输入端81。然后，切换装置8将输入端83连接到其输出端，并且因此将已从寄存器装置7所发出的数据字供给输出缓冲电路9A的输入端D。在时钟信号T2的下一个下降时钟沿，数据字从输出缓冲电路9A被发出到接口设备4的数据输出端42。

选择信号SEL′在时刻Ty改变到逻辑低电平，因此表示寄存器装置6已接收到下一个数据字。响应于选择触发器90产生控制信号来切换选择开关8，在第二时钟信号T2的下一个上升时钟沿，选择信号SEL′中的这个变化再次被记录。

因此，本发明基于两个交替写数据的寄存器装置，相应的其他寄存器装置总是从中读取数据。这确保数据没有错误。两个电路块之间或者同频率但具有不同相位的两个时钟信号之间的同步在确定选择用于读取寄存器装置的时刻发生。该寄存器装置是表示新数据已被施加到其的寄存器装置的触发器61。同步过程通过选择信号中的电平变化与第二时钟信号进行时间比较来实现。因此，读过程可随着第二时钟信号T2的新的边沿来实施，该第二时钟信号T2将选择开关8连接到相应的寄存器组。该数据随着第二时钟信号的随后的下降时钟沿被传输到输出缓冲器9。因此，对于传统的同步电路中的寄存器装置不需要附加的触发器电路。

此处所说明的示例性实施例利用由正时钟沿控制的触发器电路。当然，本发明不限于此。也可以利用由负时钟沿所控制的触发器来实现。代替采样触发器，不同的比较逻辑也是可行的，该比较逻辑产生第一和第二时钟信号之间的时间关系。如果后来的逻辑适当地被设计，那么不需要采样触发器的反相输出端QN。将选择信号SEL′链接到信号MUX的逻辑也可以任何其他期望的形式来实现。在这种情况下，无论何时在信号SEL′中出现电平变化，该逻辑都将信号MUX反相，该信号MUX切换选择装置。该逻辑门不需要为“与”门的形式但是可以为具有倒相器的“与非”门的形式。整个电路可以利用CMOS逻辑或者其他纯MOS逻辑来实现。

参考符号列表

1、2：电路块

3：同步电路

4：接口设备

6、7、32：寄存器装置

5：同步装置

8、33：选择开关

43、44：时钟信号输入端

41：数据输入端

42：数据输出端

9、9a：缓冲电路

8：选择开关

82、83：数据输入端

81：控制输入端

55：控制输出端

56：选择装置

57：采样装置

53、54：选择输出端

601、604、605、81、83、91、561：倒相器

606、607、82、84、85、86：“与非”门

63、64、65：采样触发器

71、72、73：延迟元件

61：触发器

62：触发器

T1、T2：时钟信号

SEL、SEL′：选择信号

R1、R2：选择信号、时钟信号

Claims (19)

1.一种用于在两个电路块(1，2)之间同步互换数据字的接口设备(4)，该接口设备(4)包括：

-用于数据字(DW)的数据输入端(41)，和用于数据字(DW)的数据输出端(42)；

-第一寄存器装置(6)和并联连接的第二寄存器装置(7)，所述第一寄存器装置(6)和第二寄存器装置(7)各具有被耦合到数据输入端(42)的输入端、选择输入端(61，71)和输出端，所述第一寄存器装置(6)和第二寄存器装置(7)被设计来存储在输入侧所施加的数据字并且在相应的输出端发出所述数据字；

-选择装置(8)，所述选择装置(8)被连接到第一寄存器装置(6)的输出端并且被连接到第二寄存器装置(7)的输出端，并且所述选择装置(8)被设计来根据控制信号(MUX)将第一寄存器装置或者第二寄存器装置(6，7)的输出端耦合到数据输出端(42)；

-用于供给第一时钟信号(T1)的第一时钟输入端(43)；

-用于供给第二时钟信号(T2)的第二时钟输入端(44)；

-同步装置(52)，所述同步装置(52)被耦合到所述第一时钟输入端和所述第二时钟输入端(43，44)，并且所述同步装置(52)具有控制输出端(55)，所述同步装置(52)被耦合到所述选择装置(8)，所述同步装置(52)被设计来发出由第一时钟信号(T1)导出的选择信号(SEL)，用于为了存储被施加到所述数据输入端(41)的数据字(DW)而选择第一或者第二寄存器装置(6，7)，并且所述同步装置(52)被设计来在所述控制输出端(55)发出所述控制信号(MUX)，所述控制信号(MUX)由选择信号(SEL)和第二时钟信号(T2)导出。

2.如权利要求1所述的接口设备(4)，其特征在于：所述第一和第二寄存器装置(6，7)各具有时钟信号输入端，所述时钟信号输入端分别形成第一和第二寄存器装置(6，7)的选择输入端(61，71)，并且所述第一和第二寄存器装置(6，7)被设计来在由所述选择信号(SEL)导出的时钟信号(R0，R1)的边沿在其输出端发出数据字(所述数据字被施加到所述第一和第二寄存器装置(6，7)的数据输入端(D))。

3.如权利要求1或2之一所述的接口设备(4)，其特征在于第一缓冲电路(9)，所述第一缓冲电路(9)被连接在所述接口设备(4)的数据输入端(41)与第一和第二寄存器装置(6，7)之间，并且所述第一缓冲电路(9)被设计来在第一时钟信号(T1)的时钟沿将数据字(DW)(所述数据字(DW)已被施加到所述接口设备(4)的数据输入端(41))发出到第一和第二寄存器装置(6，7)。

4.如权利要求1至3之一所述的接口设备(4)，其特征在于第二缓冲电路(9A)，所述第二缓冲电路(9A)被连接在所述选择装置(8)和所述接口设备(4)的数据输出端(42)之间，并且所述第二缓冲电路(9A)被设计来在第二时钟信号(T2)的时钟沿将被施加到所述选择装置(8)的数据字发出到数据输出端(42)。

5.如权利要求1至4之一所述的接口设备(4)，其特征在于，所述同步装置(52)包括选择装置(56)，所述选择装置(56)被设计来产生所述选择信号(SEL)，用于在第一时钟信号(T1)的每个时钟周期期间选择相应的其他寄存器装置(6，7)。

6.如权利要求1至5之一所述的接口设备(4)，其特征在于，所述选择装置(56)包括触发器电路(60)，所述触发器电路(60)利用第一时钟信号(T1)来定时，并且所述触发器电路(60)的数据输出端(Q)经由倒相器(601)被耦合到第一逻辑门(606)的第一输入端和第二逻辑门(607)的第一输入端，并且经由所述倒相器(601)被耦合到所述触发器电路(60)的数据输入端(D)。

7.如权利要求6所述的接口设备(4)，其特征在于，第一逻辑门(606)的第二输入端和第二逻辑门(607)的第二输入端被耦合到第一时钟输入端(43)，并且第一逻辑门(606)的输出端被耦合到第一寄存器装置(6)的选择输入端，而第二逻辑门(607)的输出端被耦合到第二寄存器装置(7)的选择输入端。

8.如权利要求6或7之一所述的接口设备(4)，其特征在于，所述第一和第二逻辑门(606，607)各具有逻辑(“与”)门。

9.如权利要求1至8之一所述的接口设备(4)，其特征在于，所述同步装置(52)包括采样装置(57)，所述采样装置(57)利用第二时钟信号(T2)来定时并且被设计来检测所述选择信号(SEL)的变化并将控制信号(MUX)发出到所述选择装置(8)。

10.如权利要求1至9之一所述的接口设备(4)，其特征在于，所述选择装置(8)可以采取两种状态，其中，在第一状态中第一寄存器装置(6)的输出端被耦合到所述接口设备(4)的数据输出端(42)，而在第二状态中第二寄存器装置(7)的输出端被耦合到所述接口设备(4)的数据输出端(42)。

11.如权利要求1至10之一所述的接口设备(4)，其特征在于，为了检测所述选择信号(SEL)的变化，所述采样装置(57)具有第一触发器电路和至少一个第二触发器电路(63，64)，所述第一触发器电路和至少一个第二触发器电路(63，64)的数据输入端(D)被设计来供给所述选择信号(SEL)，其中第一触发器电路(63)的时钟输入端被连接到第二时钟输入端(44)，并且为了在时间上延迟第二时钟信号(T2)，至少一个第二触发器电路(64)的时钟输入端经由至少一个第一延迟元件(71)被连接到第二时钟输入端(44)。

12.如权利要求1至11之一所述的接口设备(4)，其特征在于，所述采样装置(57)具有第三触发器电路(90)，所述第三触发器电路(90)的时钟输入端经由第二延迟元件(72，73)被耦合到第二时钟输入端(44)，并且所述第三触发器电路(90)的数据输入端(D)经由至少一个逻辑门被连接到第一触发器电路和至少一个第二触发器电路(63，64)的数据输出端。

13.如权利要求1至12之一所述的接口设备(4)，其特征在于，所述第三触发器电路(90)的时钟输入端经由第二延迟元件(73，72)和至少一个第一延迟元件(71)被连接到第二时钟输入端。

14.一种用于使数据字在以相同频率来定时的两个电路块(1，2)之间同步的方法，该方法包括以下步骤：

-提供第一寄存器装置(6)和第二寄存器装置(7)，用于存储从第一电路块(1)发出的数据字(DW)；

-借助于与相应的寄存器装置相关的选择信号(SEL)的值来选择两个寄存器装置(6，7)中的一个寄存器装置；

-随着第一时钟信号(T1)的时钟沿将从第一电路块(1)所发出的所述数据字(DW)传输到所选择的寄存器装置(6，7)；

-通过利用第二时钟信号(T2)估计所述选择信号(SEL)的时间响应来检测所选择的寄存器装置；

-在检测到出现第二时钟信号(T2)的时钟沿之后，将已被接收到所选择的寄存器装置(6，7)中的数据字(DW)发出到第二电路块(2)。

15.如权利要求14所述的方法，其特征在于，选择的步骤包括以下步骤：

-产生具有第一逻辑电平和第二逻辑电平的选择信号(SEL)，该选择信号随着第一时钟信号(T1)的每个时钟周期被反相，其中第一逻辑电平与第一寄存器装置(6)相关而第二逻辑电平与第二寄存器装置(7)相关。

16.如权利要求15所述的方法，其特征在于，选择的步骤包括以下步骤：

-将所述选择信号(SEL)和第一时钟(T1)施加到第一逻辑门(606)；

-使所述选择信号(SEL)反相并将所反相的选择信号(SEL)和第一时钟信号(T1)施加到第二逻辑门(607)。

17.如权利要求14至16所述的方法，其特征在于，接收的步骤包括以下步骤：

-产生具有第一时钟信号(T1)的一半时钟频率的第三和第四时钟信号(R0，R1)，其中第三时钟信号(R0)相对于第四时钟信号(R1)具有半个时钟周期的相移；

-将第三和第四时钟信号(R0，R1)供给第一和第二寄存器装置(6，7)的相应的时钟输入端，其中第一和第二寄存器装置(6，7)在第三和第四时钟信号(R0，R1)的每个时钟沿接收已从第一电路块(1)被发出的数据字(DW)。

18.如权利要求14至17所述的方法，其特征在于，所选择的寄存器装置的检测包括以下步骤：

-使第二时钟信号(T2)时间延迟特定时间周期；

-利用第二时钟信号(T2)和被延迟的第二时钟信号(T2)检测所述选择信号的电平变化；

-确定所述数据字(DW)可以从所选择的寄存器装置(6，7)发出到第二电路块(2)的时刻。

19.如权利要求14至18之一所述的方法，其特征在于，发出的步骤包括以下步骤：

-产生控制信号(MUX)；

-借助于所述控制信号(MUX)来切换开关装置(8)；

-在出现第二时钟信号(T2)的时钟沿时将所述数据字(DW)发出到第二电路块(2)。

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