KR20060131876A - 인터페이스 장치 및 데이터 동기화 방법 - Google Patents

Abstract

본 발명은 데이터 워드(DW)를 수신하도록 구성된 제 1 레지스터 디바이스(6) 및 그와 병렬로 연결된 제 2 레지스터 디바이스(7)를 포함하는 인터페이스 장치(4)에 관한 것이다. 인터페이스 장치(4)는 데이터 입력(41)에서 데이터 워드(DW)를 저장하는 제 1 또는 제 2 레지스터 디바이스(6, 7)를 선택하기 위해서, 제 1 및 제 2 클록 신호(T1, T2)가 공급되고 제 1 클록 신호로부터 도출된 선택 신호를 출력하도록 구성된 동기화 수단(52)을 포함한다. 또한, 동기화 수단(52)은 선택 신호 및 제 2 클록 신호로부터 도출된 제어 신호(MUX)를 제어 입력(55)에 출력하도록 구성된다. 제어 신호(55)는 선택 수단(8)에 커플링되며, 그를 통해 2 개의 레지스터 디바이스(6, 7) 중 하나의 출력이 인터페이스 장치의 데이터 출력(42)에 연결될 수 있다. 또 다른 레지스터 디바이스는 선택 신호와 제 2 클록 신호(T2)와의 비교로 인해 제거될 수 있다.

Description

인터페이스 장치 및 데이터 동기화 방법{INTERFACE DEVICE AND METHOD FOR SYNCHRONIZING DATA}

본 발명은 데이터 워드(data word)의 동기식 전송을 위한 인터페이스 장치 및 동일한 주파수에서 클록(clock)되는 2 개의 회로 블록들 간의 데이터 워드의 동기화를 위한 방법에 관한 것이다.

클록된 시스템에서, 데이터는 2 개의 상이한 회로 블록 사이에서 자주 교환(interchange)되어야 한다. 개개의 데이터 블록들은 이 경우, 예를 들어 각각의 회로 블록들에서 더 많이 처리되는 교환 데이터일 수 있다. 2 개의 회로 블록들은 각각 동일한 주파수에서 클록 신호를 이용하여 클록된다. 데이터 교환시 데이터 에러를 회피하기 위해서, 데이터 교환은 동기적으로 수행되어야만 하며, 부연하면 교환될 데이터는 항상 적시에(at the correct time) 회로 블록들에 인가되어야 한다.

회로 블록들이 상이한 위치들에 배치되기 때문에, 회로 블록들로부터 2 개의 클록 신호들 사이에 지연-시간 차이(delay-time difference)가 생길 수 있다. 또한, 2 개의 클록 신호들에 대한 상이한 길이의 라인들은 지연-시간 차이를 유발한다. 지연-시간 차이는 2 개의 회로 블록으로부터의 클록 신호들 간의 위상 차이를 유도하게 된다. 또한, 2 개의 클록 신호들 간의 공지되지 않은 위상 차이는 "지 터(jitter)"라고도 하는 다소 랜덤한 변동(slight random variation)과, 상이한 주파수-처리 기준에 의해 발생된다. 클록 신호의 주파수들이 동일하나 상이한 신호원(signal source)으로부터 발생된 경우, 주파수들 간의 위상 각도는 일반적으로 공지되지 않는다.

데이터가 교환되는 경우, 회로 블록은 하나의 클록 사이클 동안에, 예를 들어 그 클록 신호의 상승 플랭크(rising flank) 시에 그 출력에서 교환될 데이터를 송출(emit)한다. 제 2 회로 블록은, 예를 들어 그 클록 신호의 상승 클록 플랭크 시 그 입력에 인가되는 데이터를 판독하며, 이 데이터를 더 많이 처리한다. 회로 블록들 내의 2 개의 클록 신호 간의 위상 차이로 인해, 데이터 출력 시의 생성과 데이터 입력 시의 판독 처리는 각각 상이한 시간에 행해진다. 따라서, 제 1 회로 블록이 그 데이터 출력에서 전송될 데이터를 생성하기 이전에 판독 사이클이 먼저 시작될 수 있다. 이는 데이터의 손실을 유도함에 따라, 블록들 간의 데이터 전송의 에러를 유발한다.

이러한 데이터의 손실을 회피하기 위해, 동기화 회로, 및 특히 소위 FIFO(FIFO = First-in, First-out) 버퍼들이 개개의 회로 블록들 사이에 연결된다. 사용된 버퍼 회로들은 플립플롭 회로(flipflop circuit) 내에 전송될 데이터를 임시로 저장하고, 필요할 때 그 데이터를 다시 송출한다. 이 경우, 버퍼 내에 저장될 첫번째 데이터는 출력될 때에도 첫번째 데이터이다.

도 3은 FIFO 버퍼와의 동기식 인터페이스의 일 예시를 나타낸다. 이 경우에 동기화 회로(3)는 2 개의 회로 블록(1 및 2) 사이에 연결된다. 회로 블록(1)은 그 클록 신호의 각각의 클록 주기 동안에 그 출력에서의 데이터 워드를 송출한다. 데이터 워드는 1 이상의 데이터 아이템을 포함하고, 3 개의 병렬-연결된 레지스터 뱅크(parallel-connected register bank: 32) 중 하나에 저장된다. 이 경우 레지스터 뱅크들(32) 각각은 데이터 워드로부터의 하나의 데이터 아이템을 각각 저장하는 복수의 병렬-연결된 플립플롭 회로를 갖는다. 회로 블록(1)의 데이터 워드를 저장하기 위해 3 개의 레지스터 뱅크(32) 중 어느 것을 사용할 지에 관한 선택은 제어 디바이스(31)에 의해 행해진다. 저장된 데이터 워드는 3 개의 레지스터 뱅크들(32) 중 하나를 동기화 회로(3)의 출력에 연결하기 위해 제어 유닛(31)으로부터의 제어 신호를 이용하고, 이에 따라 제 2 회로 블록(2)에 데이터 워드를 공급하는 다중화기 유닛(multiplexer unit: 33)을 통해 판독된다. 이 경우, 데이터 워드는 레지스터 뱅크들(32)에 저장된 순서대로 송출된다.

제 2 회로 블록에서의 생성 및 데이터 뱅크로부터의 판독 처리 이후에 레지스터 뱅크의 콘텐츠(contents)는 삭제되며, 이 레지스터 뱅크는 또 다른 기록 처리를 위해 다시 인에이블(enable)된다. 판독 및 기록 처리는 회로 블록(1) 및 회로 블록(2)으로부터의 클록 신호들이 공급되는 제어 디바이스(31)를 통해 동기화된다.

데이터 판독 및 기록 처리가 동일한 주파수에서 2 개의 상이한 클록 신호들을 이용하여 수행되는 경우, 동기화되어야 할 각각의 데이터 아이템에 대해 3 이상의 메모리 위치가 존재하여야 한다. 그러므로, 데이터 워드를 형성하는 n 개의 병렬 데이터 아이템의 동기화를 위해서는 3 * N개의 메모리 위치들이 요구된다. 따라서, 서술된 레지스터 뱅크들(32)의 각각은 n 개의 메모리 위치를 포함한다. 제 1 회로 블록의 클록 신호와 제 2 회로 블록의 클록 신호 간의 위상 각도의 주요한 변동(major fluctuation)들이 양의 방향과 음의 방향으로 모두 대처(cope)되는 것을 보장하기 위해 제 3의 레지스터 뱅크가 요구된다. 특히, 동기화될 데이터 워드가 매우 많은 수의 병렬 데이터 아이템을 포함하는 회로 블록들을 경우, 동기화 회로 내의 데이터 아이템 마다의 제 3의 메모리 위치에 대한 요구는 많은 수의 메모리 위치를 유발한다. 이는 공간 요건들을 증가시키고 추가 비용을 소요하게 한다.

본 발명의 목적은 동기화를 위해 2 개의 레지스터 뱅크만을 필요로 하는 덜 복잡한 인터페이스 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 간단한 수단을 이용하여 동일한 주파수에서 클록되는 2 개의 회로 블록 사이의 데이터 워드의 동기화를 위한 방법을 제공하는 것이다.

상기 목적들은 청구항 제 1 항 및 제 14 항의 대상(subject matter)에 의해 달성된다. 종속항들에는 유익한 개선예(refinement)들이 서술된다.

본 발명에 따르면, 데이터 워드의 동기식 전송을 위한 인터페이스 장치는 이 경우에 데이터 워드용 데이터 입력 및 데이터 워드용 데이터 출력을 갖는다. 제 1 레지스터 디바이스 및 상기 제 1 레지스터 디바이스와 병렬로 연결된 제 2 레지스터 장치는 각각 데이터 입력에 커플링(couple)된 하나의 입력뿐만 아니라 선택 입력 및 출력을 갖는다. 이 경우에 제 1 및 제 2 레지스터 디바이스들은 입력 측상에 인가된 데이터 워드를 저장하고 출력에서 데이터 워드를 송출하도록 설계된다. 또한, 인터페이스 장치는 제 1 레지스터 디바이스의 출력 및 제 2 레지스터 디바이스의 출력에 연결된 선택 수단을 갖는다. 상기 수단은 제 1 또는 제 2 레지스터 디바이스의 출력을 제어 신호의 함수로서 데이터 출력에 커플링하도록 설계된다. 따라서, 상기 수단은 다중화기 유닛을 형성한다. 또한, 인터페이스 장치는 제 1 클록 신호를 공급하는 제 1 클록 입력 및 제 2 클록 신호를 공급하는 제 2 클록 입력을 갖는다. 또한, 이는 제 1 및 제 2 클록 입력 및 제어 출력에 의해 선택 수단에 커플링되는 동기화 디바이스를 포함한다. 동기화 디바이스는 데이터 입력에 인가된 데이터 워드의 저장을 위해 제 1 또는 제 2 레지스터 디바이스의 선택을 위한 (제 1 클록 신호로부터 도출된) 선택 신호를 송출하도록 설계된다. 따라서, 상기 디바이스는 제 1 및 제 2 레지스터 디바이스들로 선택 신호를 송출하도록 설계되는 것이 바람직하다. 더욱이, 동기화 디바이스는 제어 출력에서 제어 신호를 송출하도록 설계되며, 제어 신호는 선택 신호 및 제 2 클록 신호로부터 도출된다.

제 1 및 제 2 레지스터 디바이스들용 선택 드라이브(selective drive) 및 동기화 디바이스는 추가 메모리 위치들을 갖는 제 3 레지스터 디바이스에 대한 요구가 존재하지 않는다는 것을 의미한다. 2 개의 회로 블록의 클록 신호들 간의 동기화는 과거에서와 같이 이 목적을 위해 3 개의 레지스터 뱅크를 사용하여야 하는 대신에 동기화 디바이스 상에 집중된다. 이 디바이스는 전체 인터페이스 장치에 대해 한번만 제공될 필요가 있으며, 본 발명에 따른 인터페이스 장치의 출력에서 적시에 또한 에러 없이 회로 블록들 사이에서 교환될 데이터가 생성되는 것을 보장한다. 특히, 전송될 데이터 워드는 회로 블록이 그 입력에 인가된 데이터 워드를 수용하고 있고 그것을 더 많이 처리하고 있는 때에 본 발명에 따른 인터페이스 장치의 출력에서 생성된다.

이는 제 2 클록 신호를 갖는 선택 신호의 시간 평가(time evaluation) 및 이것의 함수로서 제어 신호의 도출에 의해 바람직하게 행해진다. 따라서, 본 발명을 구현하는데 따른 복잡성은 많은 수의 병렬 데이터 아이템의 동기식 교환들을 위해 3 개의 레지스터 뱅크를 갖는 종래의 구현에 비해 훨씬 더 감소된다.

이 경우에 유익한 개선예에서는 제 1 및 제 2 레지스터 디바이스가 선택 입력을 형성하는 클록 신호 입력을 갖는 것이 특히 유익하다. 이 경우에 제 1 및 제 2 레지스터 디바이스는 선택 신호로부터 도출된 클록 신호의 플랭크 상의 그들의 출력에서 (그들의 데이터 입력에 인가된) 데이터 워드를 송출하도록 설계된다. 따라서, 종래 기술로부터 공지된 이러한 레지스터 디바이스들이 여전히 사용될 수 있다. 이 경우에 레지스터 디바이스들은 데이터 워드 내의 각각의 개개의 데이터 아이템에 대해 복수의 병렬-배치된 플립플롭 회로를 포함한다.

데이터 보호를 개선하기 위해서, 제 1 버퍼 회로는 본 발명의 일 실시형태(development)에서 인터페이스 장치의 데이터 입력과 제 1 및 제 2 레지스터 디바이스들 사이에 연결된다. 이 버퍼 회로는 제 1 클록 신호의 클록 플랭크 시 제 1 및 제 2 레지스터 디바이스들로 (인터페이스 장치의 데이터 입력에 인가된) 데이터 워드를 송출하도록 설계된다. 이는 하강 클록 플랭크(falling clock flank)인 것이 바람직하다. 이는 제 1 및 제 2 레지스터 디바이스들이 인가된 클록 신호의 상승 플랭크 시 그들의 데이터 입력에서 데이터 워드를 수신하는 경우에 유효 데이터 워드가 제 1 및 제 2 레지스터 디바이스들의 데이터 입력에 인가되는 것을 보장한다.

본 발명의 또 다른 실시형태에서 제 2 버퍼 디바이스는 인터페이스 장치의 데이터 출력과 선택 수단 사이에 연결되며, 제 2 클록 신호의 하강 클록 플랭크 시 인터페이스 장치의 출력에서 (선택 수단의 데이터 출력에서 송출된) 데이터 워드를 송출하도록 설계된다. 이는 제 2 클록 신호와 동기화된 데이터 워드가 제 2 클록 신호의 상승 클록 플랭크 시 인터페이스 장치의 데이터 출력에서 신뢰성 있게 생성되는 것을 보장한다. 따라서, 데이터 워드는 제 2 클록 신호의 이 클록 플랭크의 존재 시 또 다른 처리를 위해 회로 블록으로 전송될 수 있다. 대안적으로, 제 1 및 제 2 버퍼 회로들 내의 클록 플랭크들의 방향이 교환될 수 있다.

본 발명의 일 실시형태에서 동기화 디바이스는 제 1 클록 신호의 각각의 클록 주기 동안에 각각의 다른 레지스터 디바이스의 선택을 위해 선택 신호를 생성하도록 설계된 선택 수단 또는 선택기를 포함한다. 선택 신호는 2 개의 레지스터 디바이스가 교대로(alternately) 선택되도록 형성된다. 선택 신호의 주파수는 제 1 클록 신호의 주파수의 절반에 대응한다. 바람직하게는 선택 수단 또는 선택기는 제 1 클록 신호로 클록된 D-토글 플립플롭(D-toggle flip flop)을 갖는다. 토글 플립플롭의 데이터 출력은 제 1 로직 게이트의 제 1 입력에 커플링되며, 인버터를 통해 제 2 로직 게이트의 그 제 1 입력 및 그 데이터 출력에 커플링된다. 따라서, 피드백을 갖는 D-토글 플립플롭은 제 1 클록 신호의 주파수를 절반으로 나누는 주파수 분배기로서 기능한다. 이에 대한 대안예로서, 입력 클록의 주파수의 절반에서 클록 신호를 생성하는 여하한의 다른 회로를 이용할 수 있다.

본 발명의 일 바람직한 실시형태에서 제 1 로직 게이트의 제 2 입력 및 제 2 로직 게이트의 제 2 입력은 제 1 클록 입력에 커플링되고, 제 1 로직 게이트의 출력은 선택 신호를 송출하기 위해 제 1 레지스터 디바이스의 선택 입력에 커플링된다. 제 2 로직 게이트의 출력은 제 2 레지스터 디바이스의 선택 입력에 커플링된다. 이 로직 회로는 제 1 레지스터 디바이스의 선택 입력 및 제 2 레지스터 디바이스의 선택 입력에 인가되는 제 1 클록 신호의 주파수의 절반에서 클록 신호를 유도한다. 레지스터 디바이스들의 선택 입력들에 인가된 신호들은 서로에 대해 90°로 위상-시프트(phase-shift)된다. 따라서, 이는 간단한 방식으로 선택 신호가 생성될 수 있으며, 상기 신호는 동기화 디바이스의 동기화 입력에서 데이터를 교대로 판독하는 제 1 및 제 2 레지스터 디바이스들 각각에 대한 클록 신호로도 사용될 수 있다.

본 발명의 또 다른 실시형태에서 동기화 디바이스는 제 2 클록 신호로 클록되는 샘플링 장치를 갖는다. 샘플링 장치는 선택 신호의 변화를 검출하고, 선택 수단으로 제어 신호를 송출하도록 설계된다. 이 경우에 제어 신호는 선택 신호에 의해 선택된 그 레지스터 디바이스의 출력을 인터페이스 장치의 데이터 출력에 연결하도록 연결된다. 이와 같은 설계는 샘플링 장치가 동기화될 다음 데이터 워드를 저장한 레지스터 디바이스를 검출하기 위해 선택 신호를 사용하기 때문에 특히 유익하다.

새로운 레지스터 디바이스를 나타내는 변화가 등록(register)되면, 제어 신호는 선택 수단으로 송출된다. 동기화 디바이스는 선택된 레지스터 디바이스의 데이터 출력이 동기화 디바이스의 데이터 출력에 연결되도록 설계된다. 이는 레지스터 디바이스가 유효 데이터 워드를 송출하고 있는 경우에 레지스터 등록기가 동기화 디바이스의 출력에만 연결되는 것을 보장한다.

또 다른 유익한 개선예에서 샘플링 장치는 변화를 검출하기 위해 제 1 플립플롭 회로 및 1 이상의 제 2 플립플롭 회로를 갖는다. 선택 신호는 제 1 플립플롭 회로 및 1 이상의 제 2 플립플롭 회로의 데이터 입력들에 공급될 수 있다. 제 1 플립플롭 회로의 클록 입력은 제 2 클록 입력에 연결되고, 1 이상의 제 2 플립플롭 회로의 클록 입력은 1 이상의 제 1 지연 요소를 통해 제 2 클록 입력에 연결된다. 이 경우에 상기 지연 요소는 제 2 클록 신호에 대한 시간 지연을 생성하도록 설계된다. 클록 신호 입력들이 제 2 클록 입력에 연결되는 2 이상의 플립플롭 회로를 갖는 실시예는 선택 신호의 신호 변화의 시간을 검출할 수 있게 한다. 이는 송출될 다음 데이터 워드를 포함하는 레지스터 디바이스를 나타낸다.

또한, 샘플링 장치는 클록 입력이 제 2 지연 요소를 통해 제 2 클록 입력에 커플링되는 제 3 플립플롭 회로를 포함하는 것이 바람직하다. 제 3 플립플롭 회로의 데이터 입력은 1 이상의 로직 게이트를 통해 제 1 플립플롭 회로 및 1 이상의 제 2 플립플롭 회로의 데이터 출력들에 연결된다. 이 경우에 로직 회로는 제 1 플립플롭 회로 및 1 이상의 제 2 플립플롭 회로에 의해 선택 신호의 변화의 시간 검출을 평가하도록 설계된다. 바람직하게는 제 3 플립플롭 회로의 데이터 출력은 선택 수단의 제어 입력에 연결된다. 따라서, 동기화 디바이스로부터의 제어 신호는 제 3 플립플롭 회로의 데이터 출력에서 탭 오프(tap off)될 수 있다.

제 1 회로 블록으로부터 송출된 데이터 워드를 위한 제 1 레지스터 디바이스 및 제 2 레지스터 디바이스의 제공 이외에도, 데이터 워드의 동기화를 위한 방법은 선택 신호에 의한 2 개의 레지스터 디바이스 중 하나의 선택을 포함한다. 이 경우에 선택 신호의 값은 레지스터 디바이스들 중 하나와 연계된다. 더욱이, 제 1 회로 블록으로부터 송출된 데이터 워드는 제 1 클록 신호의 상승 클록 플랭크의 존재 시 선택된 레지스터 디바이스로 전송된다. 선택 신호는 제 2 클록 신호를 이용하여 선택 신호의 시간 응답의 평가에 의해 검출된다. 이는 2 개의 레지스터 디바이스 중 어느 것이 회로 블록으로부터 송출된 데이터 워드의 전송을 위해 선택되었는지를 검출한다. 전송된 데이터 워드는 이러한 검출 후 제 2 클록 신호의 상승 클록 플랭크 시 제 2 회로 블록으로 송출된다. 따라서, 본 발명에 따르면 동기화는 선택 신호의 레벨 변경(level change)의 검출에 집중된다. 이 검출은 제 2 클록 신호와 선택 신호의 비교의 시간 평가에 의해 수행된다.

그러므로, 동기화를 위해서는 동기화될 데이터 워드가 교대로 전송되는 2 개의 레지스터 디바이스만이 요구된다. 레지스터 디바이스가 인터페이스 장치의 입력에 인가된 데이터 워드를 수용한 것이 확인되면, 이 데이터 워드는 제 2 클록 신호의 클록을 이용하여 데이터 출력에서 송출된다.

본 명세서에서는 선택 신호가 제 1 및 제 2 로직 레벨에서 생성되는 것이 유익하다. 제 1 및 제 2 로직 레벨은 제 1 클록 신호의 각각의 클록 주기로 인버트되며, 각각의 로직 레벨은 2 개의 레지스터 디바이스 중 하나와 연계된다. 따라서, 선택 신호는 제 1 클록 신호의 각각의 주기로 인버트된다. 일 바람직한 실시형태에서, 선택 신호는 제 1 클록 신호를 절반으로 나눔으로써 제 1 클록 신호로부터 생성된다. 이 경우에 로직-하이 레벨(logic-high level)은 제 1 레지스터 디바이스와 연계되고, 로직-로우 레벨(logic-low level)은 제 2 레지스터 디바이스와 연계된다. 따라서, 선택 신호는 바람직하게는 레지스터 디바이스들의 클록 신호의 생성을 위해 직접 사용될 수 있다.

일 바람직한 개선예에서 제 1 클록 신호의 클록 주기 절반의 위상 시프트는 이 목적을 위해 제 1 및 제 2 레지스터 디바이스들의 클록 입력에서 각각의 선택 신호들에 제공된다. 이 신호들은 선택 신호 및 제 1 클록 신호를 제 1 로직 게이트에 인가하고, 선택 신호를 인버트하며, 인버트된 선택 신호 및 제 1 클록 신호를 제 2 로직 게이트에 인가함으로써 바람직하게 생성될 수 있다.

또 다른 바람직한 실시형태에서 제 3 및 제 4 클록 신호는 3:1의 듀티 비(duty ratio)로 생성되며, 제 3 클록 신호는 제 4 클록 신호에 대해 클록 주기 절반의 위상 시프트를 갖는다. 제 3 클록 신호는 제 1 레지스터 디바이스의 클록 입력에 공급되고, 제 4 클록 신호는 제 2 레지스터 디바이스의 클록 신호로 공급된다. 따라서, 레지스터는 클록 입력에서의 상승 클록 플랭크 시 제 1 회로 블록으로부터 송출된 데이터 워드를 수신한다.

선택 신호는 로직 평가에 의한 선택 신호의 클록 플랭크의 검출에 의해 바람직하게 검출된다. 이 경우에 정확한 시간 검출은 제 2 클록 신호를 지연시키고, 그 후 지연된 제 2 클록 신호를 플립플롭 회로의 클록 입력으로 공급함으로써 수행된다. 플립플롭 회로의 데이터 출력은 선택 신호 내에 레벨 변화가 발생한 경우에만 지연의 함수로서 스위칭(switch)된다. 플립플롭 회로들의 데이터 출력에서의 출력 신호들은 로직 회로 내에서 평가되며, 이는 레지스터 디바이스에 저장된 데이터 워드가 동기화 디바이스의 출력으로 전송될 수 있는 시간을 결정하기 위해 사용된다.

이하 예시적인 실시예들을 사용하고 도면들을 참조하여 본 발명을 상세히 설명한다.

도 1은 본 발명의 예시적인 실시예를 나타내는 도면,

도 2는 인터페이스 장치의 상세 블록도,

도 3은 공지된 인터페이스 장치, 및

도 4는 인터페이스 장치 내에서 선택된 신호들을 갖는 타이밍 도면이다.

참조 부호 목록

1, 2: 회로 블록

3: 동기화 회로

4: 인터페이스 장치

6, 7, 32: 레지스터 디바이스

5: 동기화 수단

8, 33: 선택 스위치

43, 44: 클록 신호 입력

41: 데이터 입력

42: 데이터 출력

9, 9A: 버퍼 회로

8: 선택 스위치

82, 83: 데이터 입력

81: 제어 입력

55: 제어 출력

56: 선택 수단

57: 샘플링 장치

53, 54: 선택 출력

601, 604, 605, 81, 83, 91, 561: 인버터

606, 607, 82, 84, 85, 86: NAND 게이트

63, 64, 65: 샘플링 플립플롭

71, 72, 73: 지연 요소

61: 플립플롭

62: 토글 플립플롭

T1, T2: 클록 신호

SEL, SEL': 선택 신호

R1, R2: 선택 신호, 클록 신호

도 1은 본 발명에 따른 인터페이스 장치의 개략적인 블록도를 나타낸다. 상이한 블록들 사이에서 데이터가 교환되는 경우에 인터페이스가 요구되며, 회로 블록들 각각은 그 자신의 클록 신호에 의해 클록된다. 제 1 회로 블록 및 제 2 회로 블록에 대한 클록 신호는 동일한 주파수에서 존재하지만 그들의 위상 각도는 서로 상이하다. 또한, 그들은 지터 및 자연 변동(natural fluctuation)들에 의해 변화될 수 있다. 인터페이스 장치는 데이터가 회로 블록들 사이에서 동기식으로 교환될 수 있도록 허용한다. 이 경우에 상기 표현은, 제 2 회로 블록이 실제로 데이터 워드를 수신할 준비가 되어 있는 경우, 인터페이스 장치의 입력에 인가된 데이터 워드는 w적시에 그 출력에서 송출된다는 의미로 동시에 이해되어야 한다. 따라서, "동기식" 교환은 교환될 올바른(correct) 데이터 워드가 제 2 클록 신호의 클록 플랭크의 존재 시 제 2 회로 블록에 의해 수신된다는 것을 보장한다.

이 목적을 위해 본 발명에 따른 인터페이스 장치(4)는 제 1 회로 블록(1)의 출력(11)과 제 2 회로 블록의 입력(21) 사이에 연결된다. 인터페이스 장치(4)는 데이터 입력(41)이 제 1 회로 블록의 입력(11)에 연결되는 전송될 데이터 워드용 데이터 입력(41), 및 데이터 출력(42)이 제 2 회로 블록(2)의 입력(21)에 연결되는 데이터 워드를 송출하는 데이터 출력(42)을 포함한다. 또한, 본 발명에 따른 인터페이스 장치는 2 개의 클록 입력(43 및 44)을 갖는다. 클록 신호(T1)는 제 1 클록 입력(43)에 인가되며, 제 1 회로 블록(1)으로부터의 클록 신호이기도 하다. 제 2 클록 신호(T2)는 제 2 클록 입력(44)에 인가되며, 또한 제 2 회로 블록(2)에 대한 클록 신호로도 사용된다. 따라서, 2 개의 입력은 제 1 및 제 2 회로 블록(1, 2)으로부터의 클록 신호들에 대해 설계된다.

각각의 경우에서 데이터 입력(41)은 제 1 레지스터 디바이스(6) 및 그와 병렬로 연결된 레지스터 디바이스(7)에 연결된다. 2 개의 레지스터 디바이스(6 및 7) 는 데이터 입력(41)에 인가된 데이터 워드(DW)를 임시로 저장하며, 그 각각은 그들의 출력부에서 이를 송출한다. 데이터 워드의 저장 및 송출은 레지스터 디바이스(6 및 7)에 대한 각각의 제어 입력(61 및 71)을 통해 제어된다. 레지스터 디바이스(6 및 7)의 출력들은 다중화기 유닛(8)에 연결된다. 상기 유닛(8)은 그 제어 입력(81)에서의 제어 신호에 따라 그 2 개의 입력들 중 하나(82 또는 83)를 그 출력(84)에 연결하는 스위치를 나타낸다. 다중화기 유닛(8)의 출력(84)은 인터페이스 장치(4)의 데이터 출력(42)에 연결된다.

또한, 인터페이스 장치(4)는 동기화 수단 또는 동기화 디바이스(5)를 갖는다. 동기화 수단(5)은 2 개의 입력(51 및 52)을 갖는다. 제 1 입력은 제 1 클록 입력(43)에 연결되고 제 2 입력(52)은 제 2 클록 입력(44)에 연결된다. 상기 디바이스(5)는 선택 수단 또는 선택기(56)를 포함한다. 선택 수단(56)은 선택 신호를 생성하기 위해 입력(43)에서의 클록 신호를 이용한다. 선택 신호는 출력(53) 또는 출력(54)에서의 선택 신호로서 송출된다. 선택 수단(56)은 각각의 레지스터 디바이스(6 또는 7)를 선택하여, 선택된 레지스터 디바이스가 데이터 입력(41)에 인가된 다음 데이터 워드(DW)를 임시로 저장하도록 상기 신호를 이용한다.

예시의 방식으로 선택 수단(56)은 선택 신호를 생성하고 데이터 출력(53)에서 이를 송출한다. 선택 신호는 클록 입력(43)에서의 제 1 클록 신호의 다음 상승 클록 플랭크의 존재 시 출력(53)에서 송출된다. 또한, 제 1 클록 신호의 상승 클록 플랭크는 회로 블록(1)으로부터 송출된 데이터 워드(DW)가 데이터 입력(41)에 인가되게 한다. 레지스터 디바이스(6)는 데이터 입력(41)에 인가된 데이터 워드(DW)를 임시로 저장하도록 출력(53)에서의 선택 신호에 의해 구동된다. 선택 수단은 레지스터 디바이스(7)가 구동되도록 클록 입력(43)에서의 제 1 클록 신호의 다음 상승 클록 플랭크의 존재 시 출력(54)에서 선택 신호를 생성한다. 이 클록 플랭크로 인해 새로운 데이터 워드가 데이터 입력(41)에 인가되기 때문에, 이는 이제 레지스터 디바이스(7)로 전송된다.

이와 동시에, 선택 수단(56)은 선택 신호를 샘플링 장치(57)로 송출한다. 샘플링 장치는 제 2 입력(52)에 연결되며, 따라서 제 2 클록 신호에 대한 제 2 클록 입력(44)에도 연결된다. 샘플링 장치(57)는 데이터 입력(41)에 인가된 데이터 워드(DW)가 저장되는 레지스터 디바이스(6 또는 7)를 식별(identify)하기 위해 선택 신호를 이용하도록 설계된다. 이는 예시의 방식으로 제 1 레벨로부터 제 2 레벨로 변화되는 선택 신호 레벨에 의해 행해지며, 이 변화는 대응적으로 선택된 레지스터 디바이스로 데이터 워드를 전송하는 시간을 나타낸다. 샘플링 장치(57)가 이러한 방식으로 변화를 등록하게 되면, 전송된 데이터 워드는 선택된 레지스터 디바이스의 데이터 출력에서 송출된다. 따라서, 데이터 워드는 이 시간으로부터 인터페이스 장치(4)의 데이터 출력(42)으로 전달될 수 있다.

이 목적을 위해 샘플링 장치(57)는 제어 출력(55)에서의 제어 신호(MUX)를 생성하기 위해 선택 신호의 변화 및 제 2 클록 입력(44)에서의 제 2 클록 신호를 사용한다. 제어 출력(55)은 데이터 다중화기(8)의 제어 입력(81)에 연결된다. 따라서, 유효 데이터 워드가 대응하는 입력(82 또는 83)에 존재한다는 것이 보장되는 때에 다중화기(8)는 제어 신호(MUX)의 함수로서 입력(81)에서 항상 스위칭된다. 선 택 수단(56) 및 샘플링 장치(57)는 양의 방향 및 음의 방향으로의 2 개의 클록 신호 간의 위상 시프트를 등록하고, 동기화 회로(4)의 데이터 입력(41)에 인가된 데이터 워드들이 인터페이스 장치(4)의 데이터 출력(42)에서 제 2 클록 입력(44)에서의 제 2 클록 신호에 대해 클록 및 위상 동기화로 송출되도록 다중화기 유닛(8)의 스위칭을 제어한다. 이는 데이터가 2 개의 회로 블록(1 및 2)의 클록들과 동기식으로 교환되게 한다.

도 2는 인터페이스 장치(4)의 상세한 예시적인 실시예를 나타낸다. 이 경우에 동일한 구성요소들은 동일한 참조 부호들을 갖는다. 도 4에 예시된 본 발명에 따른 인터페이스 장치는 양의 클록 플랭크에 의해 제어된다. 양의 클록 플랭크는 상승 클록 플랭크인 한편, 음의 클록 플랭크는 하강 클록 플랭크와 동일한 의미를 갖는다.

도 2에 도시된 인터페이스 장치는 2 개의 회로 블록 사이에 복수의 병렬 데이터 아이템을 포함하는 데이터 워드의 동기식 교환을 위해 설계된다. 본 예시에서 6 개의 병렬 데이터 아이템은 이 경우에 1 개의 데이터 워드를 형성한다. 하지만, 본 명세서에 서술된 인터페이스 장치는 상당히 많은 개수의 병렬 데이터 아이템과의 데이터 워드들의 동기화를 위해서도 사용될 수 있다. 이렇게 하기 위해 필요한 모두는 굵은 선으로 표시된 데이터 경로 상의 개개의 구성요소들 내의 병렬 플립플롭 회로들의 개수를 증가시키기 위한 것이다.

데이터 워드(DW)에 대한 데이터 입력(41)은 복수의 병렬-연결된 플립플롭 회로를 포함하는 버퍼 유닛(9)의 일 입력(D)에 연결된다. 상기 병렬-연결된 플립플롭 회로들의 출력들은 데이터 버퍼(9)의 출력(Q)을 형성하며, 이 경우 레지스터 디바이스(6 및 7)의 입력(D)에 연결된다. 또한, 레지스터 뱅크(6 및 7)라고도 하는 레지스터 디바이스(6 및 7)도 복수의 병렬-연결된 플립플롭 회로를 포함한다. 이 경우에 플립플롭 회로는 데이터 워드로부터 일 데이터 아이템을 저장하도록 의도된다. 레지스터 디바이스(6 및 7)의 출력들(Q)은 각각의 입력(82 및 83)에 의해 다중화기 유닛에 연결된다.

이에 따라 다중화기 유닛(8)의 출력(84)은 제 2 버퍼 회로(9A)의 데이터 입력(D)에 연결된다. 버퍼 회로(9A)는 버퍼 회로(9)와 동일한 개수의 병렬-연결된 플립플롭들을 가지며 그 각각의 출력들(Q)에서의 그들의 데이터를 데이터 출력(42)으로 송출한다. 출력 버퍼(9A)와 마찬가지로 입력 버퍼(9)는 데이터의 제공에 있어서 추가적인 신뢰성을 허용하는 본 발명에 따른 인터페이스 장치(4)의 선택적인 구성요소이다. 2 개의 버퍼 회로는 레지스터 디바이스들의 판독 및 기록 에러를 방지한다.

버퍼 회로(9)의 클록 신호 입력은 인버터(561)를 통해 제 1 클록 신호(T1)에 대한 제 1 클록 입력에 연결된다. 제 1 클록 신호(T1)의 하강 또는 음의 클록 플랭크 시, 버퍼 회로(9)는 입력(41)에 인가된 데이터 워드를 판독하고 그 데이터 출력(Q)에서 이를 다시 한번 송출한다.

인버터(561)에 의한 인버전(inversion) 이후, 클록 신호(T1)는 D-토글 플립플롭(60)의 클록 신호 입력에도 공급된다. 이 경우에 D-토글 플립플롭(60)의 데이터 입력(D)은 인버터(601)를 통해 D-토글 플립플롭(60)의 데이터 출력(Q)에 연결된 다. D-토글 플립플롭(60)의 출력은 그 입력으로 피드 백(feed back)되며, 따라서 제 1 클록 신호(T1)의 각각의 하강 클록 플랭크 시에 그 출력(Q)을 인버트한다. 따라서 이는 주파수 분배기로서 기능한다. 그 출력에서 송출된 신호는 데이터 워드를 수신하기 위해 다음에 있는 레지스터 디바이스(6 또는 7)의 선택을 위한 선택 신호(SEL)이다.

D-토글 플립플롭(60)의 출력(Q)은 제 2 입력이 제 1 클록 입력(43)에 연결된 로직 AND 게이트(607)의 제 1 입력에도 연결된다. 더욱이, 인버터(601)의 출력에 연결된 D-토글 플립플롭(60)의 데이터 입력은 제 2 로직 AND 게이트(606)의 제 1 입력에도 연결된다. 로직 AND 게이트(606)의 제 2 입력은 제 1 클록 입력(43)에 연결된다. 로직 AND 게이트(606 및 607)의 출력들 각각은 각각의 인버터(605 또는 604)로 유도된다. 인버터(605)의 출력은 선택 신호(R0)에 대한 출력(53)을 형성한다. 인버터(604)의 출력은 신호(R1)에 대한 출력(54)을 형성하며, 레지스터 디바이스(7)의 클록 신호 입력에 연결된다. 또한, 선택 신호(R1)와 마찬가지로, 선택 신호(R0)는 이에 따라 레지스터 디바이스(6 및 7)에 대한 클록 신호를 형성한다. 각각의 출력 신호(R0 또는 R1)의 상승 또는 양의 클록 플랭크가 발생되는 경우, 이들은 그들의 버퍼 저장부(buffer store) 내의 그들의 데이터 입력(D)에 인가된 데이터 워드(DW)를 수신하고 출력(Q)에서 이를 송출한다. 따라서, 2 개의 레지스터 디바이스(6 및 7)의 클록 입력들 각각은 도 1에 도시된 바와 같은 2 개의 선택 입력(61 및 71)을 각각 나타낸다. 플립플롭(60) 및 로직 게이트(606 및 607)는 선택 수단(56)을 형성한다.

로직 게이트(606 및 607)는 선택 신호(R0 및 R1)가 각각 1:3의 듀티 비를 갖는 선택 신호(R0 및 R1)를 생성하기 위해 선택 신호(SEL) 및 제 1 클록 신호(T1)를 이용한다. 2 개의 신호(R0 및 R1)의 클록 주기는 제 1 클록 신호(T1)의 클록 주기의 2배이다. 또한, 2 개의 신호(R0 및 R1)는 각각 그들의 클록의 주기의 절반만큼 서로에 대해 위상-시프트된다. 결과적으로, 제 1 레지스터 디바이스(6)는 제 1 클록 신호(T1)의 상승 클록 플랭크 시에 그 데이터 입력에 인가된 데이터 워드를 수신하고 출력(Q)에서 이를 송출한다. 제 1 클록 신호(T1)의 다음 상승 클록 플랭크 시에 제 2 레지스터 디바이스(7)는 그 데이터 입력(D)에 인가된 데이터 워드(DW)를 수신한다. 따라서, 입력에 인가된 데이터 워드는 각각의 클록 주기 내에서 레지스터 디바이스(6 또는 7)에 의해 항상 교대로 수신되며, 그들의 각각의 출력 상으로 전달된다.

2 개의 레지스터 디바이스 중 어느 것(6 또는 7)으로 데이터 워드가 먼저 전송되는지에 관한 정보는 동기식 데이터 교환에 중요하다. 플립플롭 회로(61)는 이 목적을 위해 사용되며, 그 데이터 입력은 토글 플립플롭(60)의 데이터 출력(Q)에 연결된다. 플립플롭(61)의 클록 입력은 제 1 클록 입력에 연결된다. 따라서, 2 개의 레지스터 디바이스 중 어느 것(6 또는 7)이 그것에 현재 인가된 최신 데이터를 갖는지에 관한 정보는 제 1 클록 신호의 각각의 상승 클록 플랭크의 존재 시에 선택 신호(SEL')의 형식으로 플립플롭 회로(61)의 출력(Q)으로 전달된다. 이와 동시에, 플립플롭 회로(61)는 이러한 방식으로 에러 없는 데이터 교환을 보장하도록 제 1 클록 신호(T1) 및 제 2 클록 신호(T2)를 국부적으로 링크(link)시키는 인터페이 스를 형성한다.

이제 선택 스위치(8)는 새로운 데이터가 버퍼 회로(9A)에 인가되는 그 레지스터 디바이스를 연결시키기 위해 스위칭되도록 의도된다. 나타낸 예시적인 실시예에서 이는 출력 클록(T2)의 상승 플랭크의 존재 시에 행해지므로, 버퍼 회로(9A)의 데이터 입력(D)에 인가된 데이터는 제 2 클록 신호의 하강 출력 플랭크와 동기화되어 버퍼 회로(9A)로 전송될 수 있으며, 인터페이스 장치(4)의 데이터 출력(42)에서 송출될 수 있다.

이 목적을 위해 플립플롭 회로(61)의 출력(Q)은 각각의 경우에서 제 1, 제 2 및 제 3 샘플링 플립플롭(63, 64, 65)에 연결된다. 제 1 샘플링 플립플롭(63)의 클록 신호 입력은 본 발명에 따른 인터페이스 장치의 제 2 클록 입력(44)에 연결된다. 제 2 샘플링 플립플롭(64)의 클록 신호 입력은 지연 요소(71)를 통해 제 2 클록 입력에 연결된다. 제 3 샘플링 플립플롭(65)에 대한 클록 입력은 지연 요소(72) 및 지연 요소(71)를 통해 제 2 클록 입력(44)에 자체적으로 커플링된다. 2 개의 지연 요소(71 및 72)는 상이한 시간에 샘플링 플립플롭(62, 64 및 65)의 클록 입력들로 전달되도록 제 2 클록 신호(T2)를 지연시킨다. 플립플롭(61)의 출력(Q)으로부터 송출된 선택 신호(SEL')는 3개의 상이한 시간에서 샘플링된다. 이 시간 주기 동안에 선택 신호(SEL')가 하이 레벨로부터 로우 레벨로 또는 그 반대로 변화되는 경우, 이는 3 개의 샘플링 플립플롭(63, 64 또는 65) 중 1 이상에 의해 등록된다.

예시의 방식으로 선택 신호(SEL)는 레지스터 디바이스(6)로부터 레지스터 디바이스(7)로의 스위칭을 유도한다. 따라서, 제 1 클록 신호(T1)의 상승 클록 플랭 크는 데이터 입력(41)에 인가된 데이터 워드(DW)가 레지스터 뱅크(7)로 전송되게 하며, 이와 동시에 플립플롭(61)의 출력(Q)에서 선택 신호(SEL')의 양의 플랭크를 생성한다. 플립플롭(61)의 출력에서의 양의 플랭크는, 예를 들어 제 2 클록 신호(T2)의 상승 클록 플랭크보다 다소 늦은 시간에 발생한다. 따라서, 제 2 클록 신호(T2)의 상승 클록 플랭크 시 제 1 샘플링 플립플롭(63)은 그 데이터 입력에서 로우 레벨에 있음에 따라 여전히 선택 신호(SEL')를 등록하며, 그 출력(QN)에서 이를 인버트된 형식으로 송출한다.

제 2 클록 신호(T2)의 상승 클록 플랭크는 지연 요소(71)에 의해 지연된다. 선택 신호(SEL')가 이 지연 시간 동안에 다른 레벨로 변화되는 경우, 이는 샘플링 플립플롭(64) 및 샘플링 플립플롭(65)에 의해 등록되며, 그 출력들(QN)에서 대응적으로 인버트되는 신호가 송출된다. 이는 이제 레지스터 디바이스(7)가 다음 데이터 워드를 포함하고 그 출력이 인터페이스 장치(4)의 출력(42)에 커플링되어야 한다는 것을 나타낸다.

뱅크(6)로부터 뱅크(7)로의 레지스터 뱅크들의 스위칭은 각각의 선택 신호(SEL 또는 SEL')의 양의 플랭크에 의해 식별되는 한편, 디바이스(7)로부터 디바이스(6)로의 레지스터 디바이스의 스위칭은 대응하는 음의 플랭크에 의해 나타내어진다. 샘플링 플립플롭(63, 64 및 65)은 그 클록 입력들에 연결된 지연 요소들로 인한 상이한 시간에서 선택 신호의 이러한 변화를 검출한다. 이 경우에 샘플링 플립플롭(63, 64 및 65)의 인버팅 출력들(QN)에 대한 로직 레벨(0-0-1 또는 0-1-1)은 선택 신호(SEL')의 음의 클록 플랭크, 및 이에 따른 도면번호(7)로부터 도면번 호(6)로의 레지스터 디바이스의 변화를 식별한다. 출력 레벨들의 시퀀스(1-0-0 및 1-1-0)는 선택 신호(SEL')의 양의 클록 플랭크, 및 이에 따른 도면번호(6)로부터 도면번호(7)로의 레지스터 디바이스의 변화를 식별한다.

제 1 샘플링 플립플롭(63)의 출력은 인버터(81) 및 NAND 게이트(82)의 제 1 입력에 연결된다. 샘플링 플립플롭(64)의 인버팅 출력(QN)은 상기 게이트(82)의 제 2 입력에 연결된다. 플립플롭(65)의 인버트된 출력(QN)은 인버터(83) 및 NAND 게이트(82)의 제 3 입력에 연결된다. 인버터(81 및 83)의 출력은 NAND 게이트(84)의 입력에 연결된다. NAND 게이트(82)의 출력은 NAND 게이트(85)의 제 1 입력에 연결된다. 2 개의 NAND 게이트(84 및 85)의 출력은 또 다른 NAND 게이트(86)에 연결된다. 그 출력은 선택 플립플롭 회로(90)의 데이터 입력에 연결된다.

선택 플립플롭 회로(90)의 클록 입력은 또 다른 지연 요소(73)를 통해 제 2 지연 요소(72)에 연결된다. 선택 플립플롭(90)의 인버트된 출력(QN)은 로직 NAND 게이트(85)의 제 2 입력으로 피드 백된다. 더욱이, 이는 제어 신호(MUX)에 대한 출력(55)을 형성하는 인버터(91)를 통해 선택 수단(8)의 제어 입력(81)에 연결된다. 로직 게이트(81 내지 86)뿐만 아니라 선택 플립플롭(90)을 포함하는 완전한 로직 회로는 샘플링 플립플롭으로부터 송출된 정보 데이터로부터 제어 신호(MUX)를 생성한다.

제어 신호(MUX)는 데이터 출력(42)에서 송출될 다음 데이터 워드가 인가된 입력에 선택 스위치(8)를 연결한다. 따라서, 지연 디바이스(71, 72 및 73)에 의해 지연된 제 2 클록 신호(T2)의 양의 클록 플랭크에 의해 구동되는 토글 플립플 롭(90)은 제어 신호(MUX)를 선택 수단(8)의 제어 입력(81)으로 송출한다. 레지스터 디바이스(6 또는 7)로부터 송출된 데이터는 버퍼 회로(9A)로부터 제 2 클록 신호(T2)의 다음 하강 클록 플랭크의 존재 시에 신뢰성 있게 전송되며 데이터 출력(42)으로부터 송출된다.

이 경우에 지연 요소(73)에 의해 생성된 제 2 클록 신호에 대한 시간 지연은 충분히 길다. 게이트(81 내지 86)를 포함하는 로직 회로는 클록 신호(T2)의 상승 클록 플랭크가 토글 플립플롭(90)의 출력(QN)을 스위칭하기 이전에 이미 완전하게 스위치 오버(switch over)하였다. 더욱이, 제 2 클록 신호(T2)의 하강 클록 플랭크로 인해 다중화기(8)로부터 송출된 데이터 워드가 인터페이스 장치(4)의 출력(42)에 인가되기 이전에, 충분한 잔여 시간이 여전히 존재한다. 그 후, 선택 플립플롭(90), 인버터(91) 및 선택 수단은 이미 스위치 오버되었다. 이 목적을 위해 요구되는 지연들은 제 1 및 제 2 클록 신호의 최대 샘플링 주파수를 정의한다.

도 3은 다양한 신호의 시간 프로파일(time profile)을 나타낸다. 제 1 커브는 특정 주파수에서의 제 1 클록 신호(T1)를 나타낸다. 제 1 클록 주기(ΔT1) 이후에 선택 신호(SEL)는 로직 로우 레벨(0)로부터 로직 하이 레벨(1)로 스위칭된다. 또 다른 클록 주기(ΔT2) 이후에 선택 신호(SEL)는 토글 플립플롭(60)에 의해 다시 인버트된다. 알 수 있는 바와 같이, 토글 플립플롭은 제 1 클록 신호(T1)에 대한 주파수 분배기로서 기능한다. 선택 신호(SEL)는 제 1 클록 신호와 함께 로직 게이트(606 및 607)로 공급된다.

인버터(605 및 604)에 의해 그것을 뒤따르는 로직 연산 및 인버전 처리는 출 력 신호(R1 및 R0)를 유도한다. 명확히 알 수 있는 바와 같이, 듀티 비는 1:3이며, 각각의 선택 신호(R1 또는 R0)에 대한 로직 하이 레벨의 지속기간(duration)은 제 1 클록 신호(T1)의 클록 주파수 절반에 대해서만 지속된다. 더욱이, 2 개의 신호(R1 및 R0)는 그들의 클록 주기의 주기 절반만큼 서로에 대해 위상-시프트된다. 신호(R1 또는 R0)의 각각의 상승 플랭크는 제 1 클록 신호의 상승 플랭크 시에 항상 발생한다.

신호(R1)의 각각의 상승 클록 플랭크의 존재 시, 레지스터 디바이스(7)는 입력에 인가된 데이터 워드(DW)를 수신한다. 이는 클록 신호(R0)의 각각의 상승 클록 플랭크의 존재 시 입력에 인가된 데이터 워드를 수신하는 레지스터 디바이스(6)에도 동일하게 적용된다. 따라서, 데이터 입력에 인가된 데이터 워드는 제 1 클록 신호(T1)의 각각의 상승 클록 플랭크 시 각각의 레지스터 디바이스에 교대로 전송된다.

시간(Tx)에서 선택 신호(SEL)는 로직 로우 레벨로부터 로직 하이 레벨로의 변화를 생성하며, 이는 입력에 인가된 데이터 워드가 제 1 클록 신호(T)의 다음 상승 클록 플랭크 시에 레지스터 디바이스(7)로 전송될 것이라는 것을 나타낸다.

하지만, 선택 신호(SEL)는 클록 신호(T1)의 후속 상승 클록 플랭크의 존재 시에만 플립플롭(61)에 의해 전송되며, 그 출력(Q)에서 선택 신호(SEL')로서 송출된다. 따라서, 이는 주기 절반에 걸쳐 D-토글 플립플롭(60)에 의해 생성된 선택 신호(SEL)에 대해 위상-시프트된다. 선택 신호(SEL')는 신호(R1)의 상승 플랭크 시에 상승 플랭크를 가지며 신호(R0)의 상승 플랭크 시에 하강 플랭크를 갖는다. 따라 서, 레지스터 디바이스(7)가 데이터 워드를 수신하는 때에 선택 신호(SEL')는 로우 하이 레벨로 샘플링 플립플롭(63 내지 65)의 각각의 데이터 입력들에 인가된다. 또한, 이는 레지스터 디바이스(7)와 연계된다.

제 2 클록 신호(T2)에 의해 제공된 출력 클록은 제 1 클록 신호(T1)에 대해 90°로 위상-시프트된다. 상승 플랭크는 선택 신호(SEL')가 아직 변화되지 않은 시간(Tz)에서 제 2 클록 신호(T2) 내에 발생된다. 그러므로, 샘플링 플립플롭(63)은 선택 신호(SEL')의 여하한의 레벨 변화를 등록하지 않는다. 하지만, 제 2 클록 신호(T2)의 상승 클록 플랭크는 지연 요소(71 및 72)에 의해 지연되며 이후 각각의 클록 입력들로 전달된다. 샘플링 플립플롭은 그 출력들에서 송출되는 레벨 변화를 등록한다. 로직 게이트(81, 82 및 83)의 입력들에 인가된 새로운 로직 레벨들(1-0-0)은 그들에 의해 처리되며, 로직 하이 레벨에서 선택 플립플롭(90)의 데이터 입력(D)에 공급되는 신호를 생성하기 위해 사용된다. 지연 유닛(73)에 의한 또 다른 지연 이후, 클록 신호(T2)의 상승 플랭크는 플립플롭(90)의 클록 입력에 도달하며, 그 인버트된 출력에서 로직 로우 레벨을 생성한다. 다중화기(8)의 이전 위치 뿐만 아니라, 현재 어떤 레지스터 뱅크에 기록되었는지에 관한 정보가 선택 플립플롭(90)에 의해 평가된다. 제 1 정보 아이템은 선택 신호(SEL')로부터 얻어지며, 제 2 정보 아이템은 선택 플립플롭(90) 자체의 출력으로부터 얻어진다. 선택 플립플롭(90)의 출력 레벨은 선택 신호(SEL')가 변화되는 경우에만 변화된다.

이 예시적인 실시예에서 레지스터 디바이스(7)는 신호(R1)의 상승 클록 플랭크에 기초하여 그 데이터 입력(D)에 인가된 데이터 워드를 거의 동시에 그 출력(Q) 으로 전달한다. 따라서, 이는 다중화기 유닛(8)의 출력(83)에서 생성된다. 플립플롭(90)으로부터 송출되고 인버터(91)에 의해 인버트된 제어 신호(MUX)는 스위칭 디바이스(8)의 제어 입력(81)에 인가된다. 그 후, 스위칭 디바이스(8)는 입력(83)을 그 출력에 연결함에 따라, 레지스터 디바이스(7)로부터 송출된 데이터 워드를 출력 버퍼 회로(9A)의 입력(D)에 공급한다. 클록 신호(T2)의 다음 하강 클록 플랭크 시 데이터 워드는 출력 버퍼 회로(9A)로부터 인터페이스 장치(4)의 데이터 출력(42)으로 송출된다.

선택 신호(SEL')는 시간(Ty)에서 로직 로우 레벨로 변화됨에 따라, 레지스터 디바이스(6)가 다음 데이터 워드를 수신하였다는 것을 나타낸다. 제 2 클록 신호(T2)의 다음 상승 클록 플랭크 시 선택 신호(SEL')의 이 변화는 선택 스위치(8)를 스위칭하기 위해 선택 플립플롭(90)이 제어 신호를 생성하는 것에 응답하여 다시 등록된다.

따라서, 본 발명은 데이터가 교대로 기록되는 2 개의 레지스터 디바이스에 기초하며, 각각의 다른 레지스터 디바이스는 항상 판독된다. 이는 데이터가 에러나지 않는다는 것을 보장한다. 동일한 주파수이나 상이한 위상을 갖는 2 개의 클록 신호 간의 또는 2 개의 회로 블록 간의 동기화는 레지스터 디바이스들의 판독을 위한 선택을 정의하는 지점에서 발생된다. 이는 새로운 디바이스가 이미 인가된 레지스터 디바이스를 나타내는 플립플롭(61)이다. 동기화 처리는 제 2 클록 신호와 선택 신호의 레벨 변화를 시간 비교함으로써 수행된다. 따라서, 판독 처리는 대응하는 레지스터 뱅크에 선택 스위치(8)를 연결하는 제 2 클록 신호(T2)의 새로운 플랭 크의 존재 시에 수행될 수 있다. 데이터는 제 2 클록 신호의 후속 하강 클록 플랭크의 존재 시에 출력 버퍼(9)로 전달된다. 그러므로, 종래 동기화 회로에서의 레지스터 디바이스들에 대한 추가의 플립플롭 회로에 대한 요구가 존재하지 않는다.

본 명세서에 서술된 예시적인 실시예는 양의 클록 플랭크에 의해 제어되는 플립플롭 회로를 사용한다. 물론, 본 발명은 이것으로 제한되지 않는다. 또한, 본 발명은 음의 클록 플랭크에 의해 제어되는 플립플롭을 이용하여 구현될 수 있다. 샘플링 플립플롭 대신에, 제 1 클록 신호와 제 2 클록 신호 간의 시간 관계를 생성하는 상이한 비교 로직이 실현될 수 있다. 후속 로직이 적절히 설계된다면, 샘플링 플립플롭의 인버팅 출력(QN)에 대한 요구가 존재하지 않는다. 또한, 선택 신호(SEL')를 신호(MUX)에 링크시키는 로직이 여하한의 다른 바람직한 형식으로 구현될 수 있다. 이 경우, 로직은 신호(SEL')에서 레벨 변화가 발생될 때마다 선택 수단을 스위칭하는 신호(MUX)를 인버트한다. 로직 게이트가 AND 게이트의 형태로 되어 있을 필요는 없으며 인버터를 갖는 NAND 게이트의 형태로도 존재할 수 있다. 전체 회로는 CMOS 로직이나 순(pure) MOS 로직을 이용하여 구현될 수 있다.

Claims (19)

1. 2 개의 회로 블록들(1, 2) 간의 데이터 워드의 동기식 교환을 위한 인터페이스 장치(4)에 있어서,

   - 데이터 워드(DW)용 데이터 입력(41) 및 데이터 워드(DW)용 데이터 출력(42);

   - 제 1 레지스터 디바이스(6) 및 병렬-연결된(parallel-connected) 제 2 레지스터 디바이스(7)를 포함하여 이루어지고, 그 각각은 상기 데이터 입력(42)에 커플링된 입력, 선택 입력(61, 71) 및 출력을 가지며, 상기 디바이스들은 입력 측 상에 인가된 데이터 워드를 저장하고 각각의 출력에서 데이터 워드를 송출하도록 설계되며;

   - 상기 제 1 레지스터 디바이스(6)의 출력 및 상기 제 2 레지스터 디바이스(7)의 출력에 연결되고, 제어 신호(MUX)의 함수로서 상기 제 1 또는 상기 제 2 레지스터 디바이스(6, 7)의 출력을 상기 데이터 출력(42)에 커플링하도록 설계된 선택 수단(8);

   - 제 1 클록 신호(T1)를 공급하는 제 1 클록 입력(43);

   - 제 2 클록 신호(T2)를 공급하는 제 2 클록 입력(44);

   - 상기 제 1 및 제 2 클록 입력(43, 44)에 커플링되고, 상기 선택 수단(8)에 커플링되는 제어 유닛(55)을 가지며, 상기 데이터 입력(41)에 인가된 데이터 워드(DW)의 저장을 위해 상기 제 1 또는 제 2 레지스터 디바이스(6, 7)의 선택을 위 한 상기 제 1 클록 신호(T1)로부터 도출된 선택 신호(SEL)를 송출하도록 설계되며, 상기 제 2 클록 신호(T2) 및 상기 선택 신호(SEL)로부터 도출된 상기 제어 출력(55)에서의 제어 신호(MUX)를 송출하도록 설계된 동기화 수단(52)을 포함하여 이루어지는 것을 특징으로 하는 인터페이스 장치(4).
2. 제 1 항에 있어서,

   상기 제 1 및 제 2 레지스터 디바이스(6, 7)는 각각 상기 제 1 및 제 2 레지스터 디바이스(6, 7)에 대한 상기 선택 입력(61, 71)을 각각 형성하는 클록 신호 입력을 가지며, 상기 제 1 및 제 2 레지스터 디바이스(6, 7)는 상기 선택 신호(SEL)로부터 도출된 클록 신호(R0, R1)의 플랭크(flank) 상의 그들의 출력에서 그들의 데이터 입력(D)에 인가된 데이터 워드를 송출하도록 설계되는 것을 특징으로 하는 인터페이스 장치(4).
3. 제 1 항 또는 제 2 항에 있어서,

   상기 인터페이스 장치(4)의 상기 데이터 입력(41)과 상기 제 1 및 제 2 레지스터 디바이스(6, 7) 사이에 연결되고, 상기 제 1 클록 신호(T1)의 클록 플랭크 시 상기 인터페이스 장치(4)의 상기 데이터 입력(41)에 인가된 데이터 워드(DW)를 상기 제 1 및 제 2 레지스터 디바이스(6, 7)로 송출하도록 설계된 제 1 버퍼 회로(9)를 더 포함하여 이루어지는 것을 특징으로 하는 인터페이스 장치(4).
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 인터페이스 장치(4)의 상기 데이터 출력(42)과 상기 선택 수단(8) 사이에 연결되고, 상기 제 2 클록 신호(T2)의 클록 플랭크 시 상기 선택 수단(8)에 인가된 데이터 워드(DW)를 상기 데이터 출력(42)으로 송출하도록 설계된 제 2 버퍼 회로(9A)를 더 포함하여 이루어지는 것을 특징으로 하는 인터페이스 장치(4).
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 동기화 수단(52)은 상기 제 1 클록 신호(T1)의 각각의 클록 주기 동안에 각각의 다른 레지스터 디바이스(6, 7)의 선택을 위해 상기 선택 신호(SEL)를 생성하도록 설계된 선택 수단(56)을 포함하는 것을 특징으로 하는 인터페이스 장치(4).
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 선택 수단(56)은 상기 제 1 클록 신호(T1)로 클록되고, 데이터 출력(Q)이 인버터(601)를 통해 제 1 로직 게이트(606)의 제 1 입력에, 제 2 로직 게이트(607)의 제 1 입력에 커플링되고, 상기 인버터(601)를 통해 그 데이터 입력(D)에 커플링되는 플립플롭 회로(60)를 포함하는 것을 특징으로 하는 인터페이스 장치(4).
7. 제 6 항에 있어서,

   상기 제 1 로직 게이트(606)의 제 2 입력 및 상기 제 2 로직 게이트(607)의 제 2 입력은 상기 제 1 클록 입력(43)에 커플링되고, 상기 제 1 로직 게이트(606)의 출력은 상기 제 1 레지스터 디바이스(6)의 선택 출력에 커플링되며, 상기 제 2 로직 게이트(607)의 출력은 상기 제 2 레지스터 디바이스(7)의 선택 출력에 커플링되는 것을 특징으로 하는 인터페이스 장치(4).
8. 제 6 항 또는 제 7 항에 있어서,

   상기 제 1 및 제 2 로직 게이트(606, 607)는 각각 로직 AND-게이트를 갖는 것을 특징으로 하는 인터페이스 장치(4).
9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,

   상기 동기화 수단(52)은 상기 제 2 클록 신호(T2)로 클록되며, 상기 선택 신호(SEL)의 변화를 검출하고 상기 제어 신호(MUX)를 상기 선택 수단(8)으로 송출하도록 설계된 샘플링 장치(57)를 포함하여 이루어지는 것을 특징으로 하는 인터페이스 장치(4).
10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,

    상기 선택 수단(8)은 제 1 상태에서 상기 제 1 레지스터 디바이스(6)의 출력이 상기 인터페이스 장치(4)의 상기 데이터 출력(42)에 커플링되고, 제 2 상태에서 상기 제 2 레지스터 디바이스(7)의 출력이 상기 인터페이스 장치(4)의 상기 데이터 출력(42)에 커플링되는 2 개의 상태를 가정할 수 있는 것을 특징으로 하는 인터페이스 장치(4).
11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,

    상기 선택 신호(SEL)의 변화를 검출하기 위해, 상기 샘플링 장치(57)는 데이터 입력들(D)이 상기 선택 신호(SEL)를 공급하도록 설계된 제 1 및 1 이상의 제 2 플립플롭 회로(63, 64)를 가지며, 상기 제 1 플립플롭 회로(63)의 클록 입력은 상기 제 2 클록 입력(44)에 연결되고, 상기 1 이상의 제 2 플립플롭 회로(64)의 클록 입력은 제 시간에(in time) 제 2 클록 신호(T2)를 지연시키기 위해 1 이상의 제 1 지연 요소(71)를 통해 상기 제 2 클록 입력(44)에 연결되는 것을 특징으로 하는 인터페이스 장치(4).
12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,

    상기 샘플링 장치(57)는 클록 입력이 제 2 지연 요소(72, 73)를 통해 상기 제 2 클록 입력(44)에 커플링되고, 데이터 입력(D)이 1 이상의 로직 게이트를 통해 상기 제 1 및 1 이상의 제 2 플립플롭 회로(63, 64)의 데이터 출력들에 연결되는 제 3 플립플롭 회로(90)를 갖는 것을 특징으로 하는 인터페이스 장치(4).
13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,

    상기 제 3 플립플롭 회로(90)의 클록 입력은 상기 제 2 지연 요소(73, 72) 및 1 이상의 제 1 지연 요소(71)를 통해 상기 제 2 클록 입력에 연결되는 것을 특징으로 하는 인터페이스 장치.
14. 동일한 주파수에서 클록되는 2 개의 회로 블록들(1, 2) 간의 데이터 워드의 동기화를 위한 방법에 있어서,

    - 제 1 회로 블록(1)으로부터 송출된 데이터 워드(DW)의 저장을 위해 제 1 레지스터 디바이스(6) 및 제 2 레지스터 디바이스(7)를 제공하는 단계;

    - 각각의 레지스터 디바이스와 연계된 선택 신호(SEL)의 값에 의해 2 개의 레지스터 디바이스(6, 7) 중 하나를 선택하는 단계;

    - 제 1 클록 신호(T1)의 클록 플랭크의 존재 시 상기 제 1 회로 블록(1)으로부터 송출된 데이터 워드(DW)를 선택된 레지스터 디바이스(6, 7)로 전송하는 단계;

    - 제 2 클록 신호(T2)를 이용하여 상기 선택 신호(SEL)의 시간 응답의 평가에 의해 상기 선택된 레지스터 디바이스를 검출하는 단계;

    - 상기 제 2 클록 신호(T2)의 클록 플랭크의 발생의 검출 이후에, 선택된 레지스터 디바이스(6, 7)에서 수신된 데이터 워드(DW)를 제 2 회로 블록(2)으로 송출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 동기화 방법.
15. 제 14 항에 있어서,

    상기 선택하는 단계는,

    - 제 1 로직 레벨 및 제 2 로직 레벨에서 상기 제 1 클록 신호(T1)의 각각의 클록 주기로 인버트된 상기 선택 신호(SEL)를 생성하는 단계를 포함하여 이루어지고, 상기 제 1 로직 레벨은 상기 제 1 레지스터 디바이스(6)와 연계되고, 상기 제 2 로직 레벨은 상기 제 2 레지스터 디바이스(7)와 연계되는 것을 특징으로 하는 동기화 방법.
16. 제 15 항에 있어서,

    상기 선택하는 단계는,

    - 상기 선택 신호(SEL) 및 제 1 클록(T1)을 제 1 로직 게이트(606)에 인가하는 단계;

    - 상기 선택 신호(SEL)를 인버트하고, 인버트된 선택 신호(SEL) 및 제 1 클록 신호(T1)를 제 2 로직 게이트(607)에 인가하는 단계를 포함하는 것을 특징으로 하는 동기화 방법.
17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,

    수신하는 단계를 더 포함하여 이루어지고, 상기 단계는,

    상기 제 1 클록 신호(T1)의 클록 주파수 절반에서 제 3 및 제 4 클록 신호(R0, R1)를 생성하는 단계를 포함하여 이루어지고, 상기 제 3 클록 신호(R0)는 상기 제 4 클록 신호(R1)에 대해 클록 주기 절반의 위상 시프트를 가지며;

    상기 제 3 및 제 4 클록 신호(R0, R1)를 상기 제 1 및 제 2 레지스터 디바이스(6, 7)의 각각의 클록 입력으로 공급하는 단계를 포함하여 이루어지고, 이들 디 바이스는 상기 제 3 및 제 4 클록 신호(R0, R1)의 각각의 클록 플랭크 시에 제 1 회로 블록(1)으로부터 송출된 데이터 워드(DW)를 수신하는 것을 특징으로 하는 동기화 방법.
18. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,

    상기 선택된 레지스터 디바이스를 검출하는 단계는,

    - 상기 제 2 클록 신호(T2)를 특정 시간 주기만큼 시간 지연하는 단계;

    - 상기 제 2 클록 신호(T2) 및 지연된 제 2 클록 신호(T2)를 이용하여 선택 신호의 레벨 변화를 검출하는 단계;

    - 데이터 워드(DW)가 상기 선택된 레지스터 디바이스(6, 7)로부터 상기 제 2 회로 블록(2)으로 송출될 수 있는 시간을 결정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 동기화 방법.
19. 제 14 항 내지 제 18 항 중 어느 한 항에 있어서,

    상기 송출하는 단계는,

    - 제어 신호(MUX)를 생성하는 단계;

    - 상기 제어 신호(MUX)에 의해 스위칭 디바이스(8)를 스위칭하는 단계;

    - 상기 제 2 클록 신호(T2)의 클록 플랭크의 발생 시 상기 제 2 회로 블록(2)에 데이터 워드(DW)를 송출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 동기화 방법.

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