CN113225161B - 一种5g终端pdcch mimo检测加速器及设计方法 - Google Patents

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Abstract

本发明提供了一种5G终端PDCCH MIMO检测加速器，包括第一缓冲器、第二缓冲器、软件模块、检测加速器和加速器；所述第一缓冲器的输入端与软件模块相连接，所述第一缓冲器的两个输出端与检测加速器的输入端相连接，所述软件模块的输出端与检测加速器的输入端相连接，所述检测加速器的输出端分别与第二缓冲器和加速器相连接。本发明乒乓RAM实现缓存数据对齐，对AXI数据接口具有延时容忍；可灵活的扩展接收通道；5级流水操作，提高系统吞吐量；多candidate无间隔检测，最大限度使用MIMO算法内核，降低整个系统延时；乒乓RAM深度可设置为较低深度，降低输出初始延时，减少资源消耗；对软硬接口速度有很高的兼容性和可靠性。

Description

一种5G终端PDCCH MIMO检测加速器及设计方法
技术领域
本发明涉及5G宽带通信系统的技术领域，具体地，涉及一种5G终端PDCCH MIMO检测加速器及设计方法。
背景技术
5G从单一的通信场景演化为具有增强型移动宽带、海量机器通信和高可靠低时延三大场景的移动通信技术规范，控制信道作为整个移动通信系统中的重要信道组成之一，承载上下行数据传输的调度信息和终端功率的控制信息。
终端设备在接收数据信息时候，首先要获取用来指示数据信息位置、格式等的控制信息，然后根据控制信息解析数据信息，获取控制信息的时候因为不知道控制信息的格式、聚合等级和搜索空间类型等信息，所以需要盲检测过程来正确接收控制信息，盲检测过程需要对大量的搜索空间进行逐一搜索、校验找出自己所需要的控制信息，这一过程产生的时延会影响整个通信系统的速率，尤其是盲检过程中需要对接收信号进行MIMO检测，所以一个能降低时延的MIMO检测方案很重要。
目前的终端设备中PDCCH MIMO检测为了降低检测时延，通常采用优化盲检策略，减少盲检次数，从而降低整个PDCCH信号检测的延时；或是采用纯硬件方案实现，有效的降低了数据交互延时；或是采用多路并行的MIMO检测内核，从而提高检测速率；又或是优化MIMO检测算法，减少算法的时间消耗。
针对上述中的相关技术，发明人认为盲检次数的降低会导致在某些恶劣场景下丢失信道信息，降低了终端接收性能；纯硬件无法兼容新的通信协议和新的信号处理算法，灵活性差；多路并行的MIMO检测内核对终端的功耗构成很大的挑战；专注于MIMO算法的优化，无法评估具体实现方案的提升效果。因此，需要提出一种技术方案以改善上述技术问题。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种5G终端PDCCH MIMO检测加速器及设计方法。
根据本发明提供的一种5G终端PDCCH MIMO检测加速器，包括第一缓冲器、第二缓冲器、软件模块、检测加速器和加速器；
所述第一缓冲器的输入端与软件模块相连接，所述第一缓冲器的两个输出端与检测加速器的输入端相连接，所述软件模块的输出端与检测加速器的输入端相连接，所述检测加速器的输出端分别与第二缓冲器和加速器相连接。
本发明还提供一种5G终端PDCCH MIMO检测加速器的设计方法，所述设计方法包括权利要求1所述的一种5G终端PDCCH MIMO检测加速器，所述设计方法包括：
所述检测加速器内含有两套AXI接口，所述AXI接口从BUFFER1中分别获取接收信号矩阵Y、信道矩阵H；所述信号矩阵Y和信道矩阵H分别由软件模块提供并储存在BUFFER1中；所述软件模块将信息统一存放在BUFFER1中，启动加速器，所述加速器自动获取所需要的数据。
优选地，两套所述AXI接口读取的数据分别存储到各自的乒乓RAM中，所述软件模块对信号矩阵Y和信道矩阵H进行处理和存储。
优选地，所述加速器使用乒乓RAM设计，每块RAM的深度设置为一个值N；两套所述AXI接口分别从BUFFER1中依次获取每个通道N个信号矩阵Y和信道矩阵H值，将所述信号矩阵Y和信道矩阵H值相应的写入RAM_SET0_XX。
优选地，NEW_CAND表示新的candidate，当此信号为高时，表示AXI接口将从BUFFER1中读取新candidate的信号矩阵Y和信道矩阵H数据，将此candidate的配置信息写入REG_SET0；当CAND_SWITCH为高时，表示NW的输入数据将切换至新的candidate，将REG_SET0中的数据写入REG_SET1中。
优选地，所述NW输出的数据送入MIMO处理模块，所述MIMO处理模块的输出数据通过AXI接口送入后续的加速器模块或者直接送给软件模块。
优选地，cand0的数据读取完毕后，读取cand1的数据，存入乒乓RAM中。
与现有技术相比，本发明具有如下的有益效果：
1、乒乓RAM实现缓存数据对齐，对AXI数据接口具有延时容忍；
2、可灵活的扩展接收通道；
3、5级流水操作，提高系统吞吐量；
4、多candidate无间隔检测，最大限度利用MIMO算法内核，降低整个系统延时；
5、乒乓RAM深度可设置为较低深度，降低输出初始延时，减少资源消耗；
6、对软硬接口速度有很高的兼容性和可靠性。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明的加速器结构图；
图2为本发明的控制时序图；
图3为本发明的4通道下RAM0_SET0写时序图；
图4为本发明的3通道下RAM0_SET0写时序图；
图5为本发明的实施例的时序图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
本加速器用于终端设备对特定搜索空间内接收到的信号进行MIMO检测，检测输出的数据送至软解调和译码模块，最终得到有效的控制信息。加速器模块基于软件模块无线电SDR设计方案，作为下行信道检测加速部件单独存在，从而可以兼容多种通信协议，具有一定的灵活性。
图1表示了MIMO检测加速器的整体结构示意图，通过两套AXI接口从BUFFER1中分别获取接收信号矩阵Y、信道矩阵H。Y、H分别由软件模块提供，并储存在BUFFER1中。在下行控制信道的每个搜索空间中会包含不同聚合等级的candidate，软件模块可先将这些信息统一存放在BUFFER1中，启动加速器后可由加速器自动去获取所需要的数据。AXI读取的数据分别存储到各自的乒乓RAM中，图中假设当前的终端设备最多拥有4个接收通道，对应的Y和H最大可以为4*1的矩阵。软件模块以通道为单位对Y和H进行处理和存储，而MIMO的计算是以RE为单位，1个资源单元(RE，resource element)需要包含所有通道的Y和H。如果依次把每个通道的数据存入RAM中，不仅对RAM资源的消耗很大，而且MIMO需要等4个通道的数据全部读取完毕后才开始计算，延时很大，从而占用后续译码模块时间，导致部分控制信息丢失。
加速器充分考虑资源消耗和初始延时，使用了乒乓RAM设计，每块RAM的深度可以设置为一个较小的值N，例如64或者32。两个AXI分别从BUFFER1中依次获取每个通道N个Y、H值，并相应的写入RAM_SET0_XX，如图2所示。当终端接收通道为4时，RAM0的写入时序如图3所示；类似的，当终端接收通道为3时，RAM0的写入时序如图4所示。考虑两个AXI总线读取数据时间的差异，RAM也起到了缓冲的作用。当candidate(后文简化为cand)0-0写完成后，RAM0_SET0_XX和RAM1_SET0_XX将同步读出Y和H，送至后续噪声白化处理NW模块；同时，从AXI读取N个数据依次写入RAM_SET1_XX，如图2中cand0-1W所示。通常情况MIMO的处理时间会长于AXI读取时间，从而提高MIMO算法模块的利用效率，减少MIMO计算模块的空置时间。当cand0-1写入完毕后，等待RAM_SET0_XX的数据读取完成后，可再次从AXI总线获取数据写入RAM_SET0_XX，而从RAM_SET1_XX读取数据送至NW模块。依次类推，完成cand0、cand1……。
在NW和MIMO的计算过程中，需要对应cand的相关参数信息，加速器的实现中通过两级REG来进行参数的存储和对其。如图2所示，NEW_CAND表示新的candidate，当此信号为高时，表示AXI将从BUFFER1中读取新candidate的Y和H数据，此时，将此candidate的配置信息写入REG_SET0。当CAND_SWITCH为高时，表示NW的输入数据将切换至新的candidate，此时将REG_SET0中的数据写入REG_SET1中，这样就在NW之前完成了数据与配置参数的对齐输入。
在图1中，NW输出的数据送入MIMO处理模块，MIMO处理模块的输出数据可通过AXI接口送入后续的加速器模块或者直接送给软件模块。整个数据的处理实现了5级流水操作，充分提高了整个系统资源的利用率和输出吞吐量。在加速器模块中，对MIMO具体的处理算法并没有做特定设计，其可以使用特定通信协议中所需要的算法，或者在多个算法之间进行切换，从而可以适应更多的通信协议。
整个加速器的控制通过控制模块Ctrl进行控制，其实现的主要功能包括：通过AXI总线从BUFFER1中读取Y、H；乒乓RAM的切换；Candidate的开始与结束；配置信息的流水控制；MIMO算法的选择控制；输出数据的控制。
加速器的时序图如图2所示，除了上文所描述乒乓RAM的切换和REG_SET的控制之外，在图中模拟了两个cand的情况，当cand0的数据读取完毕后，可紧接着读取cand1的数据，类似的存入乒乓RAM中。当然，值得注意的是，每个cand的最后一次通过AXI读取的数据长度并不是固定长度N，需要通过cand本身的长度信息length来计算。例如candN的总长度为N_ALL，之前已通过AXI总线读取了A次读数据，每次读取的长度固定为N，则最后一次需要从AXI读取的数据长度为N_REMAIN＝N_ALL-A*N.上述的长度没有将通道信息包含在内，若考虑通道数量，需要再乘以通道数。
如图5，本实施例中有4个candidate需要进行MIMO检测，每个candidate的大小分别为2、2、4个CCE，每个CCE由6个RB组成，每个RB中包含9个有效的数据RE，剩余3个RE为DMRS。则由此可计算出对应的有效RE数分为为：108、108、216。案例中乒乓RAM的深度设置为64，从而计算出各cand所需要的AXI读取次数分别为2、2、4。下表列出每个cand每次通过AXI读取的数据长度，其中接收通道为4通道。
Figure BDA0003020193700000051
在控制时，当检测到本次AXI读取为当前cand的最后一次读取时，两个AXI都完成读取数据后，产生CAND_END信号，并等待当前用于读取数据至NW模块的RAM数据读取结束。数据读空后，产生NEW_CAND的控制信号，相应的向REG_SET0送入下一个cand的配置参数。CAND_SWITCH的控制通过计算从乒乓RAM读取数据至NW模块过程中，乒乓RAM切换的次数，当次数等于当前cand需要的切换次数，如上表所示，同时最后一次RAM数据读取完成后，产生CAND_SWITCH信号，相应的刷新REG_SET1的数据。
MIMO算法实现选择MMSE实现，满足常用场景信号的检测。
加速器的实现中，AXI总线位宽为128bit，AXI和内部的时钟频率都为500MHz，Y的实、虚部分别为12bit，H的实、虚部分别为13bit，接收通道数为4，MMSE算法内核2个时钟完成一个RE的计算，从而可推算出最低的延时为：512ns。
本发明中乒乓RAM实现缓存数据对齐，对AXI数据接口具有延时容忍；可灵活的扩展接收通道；5级流水操作，提高系统吞吐量；多candidate无间隔检测，充分利用MIMO算法内核，降低整个系统延时；乒乓RAM深度可设置为较低深度，降低输出初始延时，较少资源消耗；对软硬接口速度有很高的兼容性和可靠性。
本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块模块又可以是硬件部件内的结构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (2)

1.一种5G终端PDCCH MIMO检测加速器，其特征在于，包括第一缓冲器、第二缓冲器、软件模块、检测加速器和加速器；
所述第一缓冲器的输入端与软件模块相连接，所述第一缓冲器的两个输出端与检测加速器的输入端相连接，所述软件模块的输出端与检测加速器的输入端相连接，所述检测加速器的输出端分别与第二缓冲器和加速器相连接；
两套AXI接口读取的数据分别存储到各自的乒乓RAM中，所述软件模块对信号矩阵Y和信道矩阵H进行处理和存储；
所述加速器使用乒乓RAM设计，每块RAM的深度设置为一个值N；两套所述AXI接口分别从BUFFER1中依次获取每个通道N个信号矩阵Y和信道矩阵H值，将所述信号矩阵Y和信道矩阵H值相应的写入RAM_SET0_XX；
NEW_CAND表示新的candidate，当此信号为高时，表示AXI接口将从BUFFER1中读取新candidate的信号矩阵Y和信道矩阵H数据，将此candidate的配置信息写入REG_SET0；当CAND_SWITCH为高时，表示NW的输入数据将切换至新的candidate，将REG_SET0中的数据写入REG_SET1中；
所述NW输出的数据送入MIMO处理模块，所述MIMO处理模块的输出数据通过AXI接口送入后续的加速器模块或者直接送给软件模块；
cand0的数据读取完毕后，读取cand1的数据，存入乒乓RAM中；
乒乓RAM实现缓存数据对齐，对AXI数据接口具有延时容忍。
2.一种5G终端PDCCH MIMO检测加速器的设计方法，其特征在于，所述设计方法包括权利要求1所述的一种5G终端PDCCH MIMO检测加速器，所述设计方法包括：
所述检测加速器内含有两套AXI接口，所述AXI接口从BUFFER1中分别获取接收信号矩阵Y、信道矩阵H；所述信号矩阵Y和信道矩阵H分别由软件模块提供并储存在BUFFER1中；所述软件模块将信息统一存放在BUFFER1中，启动加速器，所述加速器自动获取所需要的数据；
两套所述AXI接口读取的数据分别存储到各自的乒乓RAM中，所述软件模块对信号矩阵Y和信道矩阵H进行处理和存储；
所述加速器使用乒乓RAM设计，每块RAM的深度设置为一个值N；两套所述AXI接口分别从BUFFER1中依次获取每个通道N个信号矩阵Y和信道矩阵H值，将所述信号矩阵Y和信道矩阵H值相应的写入RAM_SET0_XX；
NEW_CAND表示新的candidate，当此信号为高时，表示AXI接口将从BUFFER1中读取新candidate的信号矩阵Y和信道矩阵H数据，将此candidate的配置信息写入REG_SET0；当CAND_SWITCH为高时，表示NW的输入数据将切换至新的candidate，将REG_SET0中的数据写入REG_SET1中；
所述NW输出的数据送入MIMO处理模块，所述MIMO处理模块的输出数据通过AXI接口送入后续的加速器模块或者直接送给软件模块；
cand0的数据读取完毕后，读取cand1的数据，存入乒乓RAM中；
乒乓RAM实现缓存数据对齐，对AXI数据接口具有延时容忍。
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