CN102063411A - 一种基于802.11n的FFT/IFFT处理器 - Google Patents

Abstract

本发明公开了一种基于802.11n的FFT/IFFT处理器，包括RAM、地址产生模块、顺序调整模块、控制移位模块、指数产生模块和蝶形运算单元，其中，该处理器采用双乒乓结构RAM，用于实现数据流的缓存；地址产生模块用于产生向RAM写入数据和从RAM读出数据的地址；顺序调整模块用于对RAM中的数据进行选择，并进行顺序调整；控制移位模块，每一级共享一个指数；指数产生模块用于根据蝶形运算单元的计算结果，产生每一级运算后的最大指数；蝶形运算单元采用块浮点算法，完成基4或是基2运算。利用本发明，可方便的进行FFT运算和IFFT运算，解决了传统的FFT/IFFT处理器资源大、精度低以及运算时间过长等问题。

Description

一种基于802.11n的FFT/IFFT处理器

技术领域

本发明涉及通信技术中OFDM系统和信号处理技术领域，尤其涉及一种适用于无线通信领域正交频分复用(Orthogonal Frequency Division Multiplexing，OFDM)系统的基于802.11n的FFT/IFFT处理器。

背景技术

802.11n作为一种全新的无线网络协议，其传输速度、覆盖范围和兼容性等方面，与先前的各类相关标准相比均具有质的飞跃。802.11n综合采用了正交频分复用(OFDM)调制和多输入多输出(MIMO)等先进技术，使无线网络的传输速度提高到100Mb/s～600Mb/s，传输距离可达数公里；独特的双频带工作模式(包含2.4GHz和5GHz两个工作频段)，保障了与以往的802.11a/b/g等标准的兼容。

FFT/IFFT处理器是802.11n系统中的重要模块。文献[1]设计的FFT处理器进行了ASIC实现，也为可配置，但它是针对低功耗设计，吞吐率较低，工作时钟频率也不高。文献[2]采用并行结构，消耗了大量的资源，而且位宽不可以任意配置，精度也不高。文献[3][4][5]都是针对特定要求进行的设计，通用性不强，整体性能也不高。

因此，设计一种高速、高吞吐率、通用性强的FFT/IFFT处理器成为802.11n协议应用的关键。

发明内容

(一)要解决的技术问题

本发明主要目的在于提供一种基于802.11n的FFT/IFFT处理器，以减少硬件资源，提高数据运算精度和吞吐率。

(二)技术方案

为达到上述目的，本发明提供了一种基于802.11n的FFT/IFFT处理器，包括RAM、地址产生模块、顺序调整模块、控制移位模块、指数产生模块和蝶形运算单元，其中，该处理器采用双乒乓结构RAM，用于实现数据流的缓存；地址产生模块用于产生向RAM写入数据和从RAM读出数据的地址；顺序调整模块用于对RAM中的数据进行选择，并进行顺序调整；控制移位模块，每一级共享一个指数；指数产生模块用于根据蝶形运算单元的计算结果，产生每一级运算后的最大指数；蝶形运算单元采用块浮点算法，完成基4或是基2运算。

上述方案中，所述该处理器采用的双乒乓结构RAM，一共需要32个RAM，由于采用4路并行运算，实部和虚部分开存储，每路需要8个RAM，为了实现对连续流输入可连续流输出，在输入端和输出端均采用乒乓结构，即双乒乓结构RAM，32个RAM被分为4组，即RAM1、RAM2、RAM3和RAM4，RAM1和RAM2完成对输入数据的乒乓缓冲存储，RAM3和RAM4完成对输出数据的乒乓缓冲存储，输入数据首先写入RAM1，写满后，开始写入RAM2，同时从RAM1中读出数据计算，计算的结果按照原位运算规则再写回相应的地址，实现RAM的复用，直到完成整个运算。

上述方案中，所述蝶形运算单元采用改进的基4单元，通过选择器控制蝶形运算单元完成基4或是基2运算；选择器选择控制为1时，数据从A、B、C、D进入，经过第一级基2运算和第二级基2运算，完成基4运算；选择器选择控制为0时，数据直接经过第二级基2运算，完成基2运算。

上述方案中，所述蝶形运算单元采用加法器和乘法器实现基4蝶形运算单元，复数乘法器通过公式转换用3个实数乘法器和5个实数加法器，实现复数乘法，具体包括：

(a+jb)×(c+jd)＝(ac-bd)+j(ad+bc)，需要四个实数乘法器和两个实数加法器，对上述公式进行转换：

(a+jb)×(c+jd)＝((c-d)a+(a-b)d)+j((a-b)d+(c+d)b)，需要三个实数乘法器和五个实数加法器。

上述方案中，所述蝶形运算单元采用的块浮点算法，输入的n位数据通过符号位扩展为n+2位防止了计算的溢出，写入RAM读出后经过移位模块判断取出相应的n位进行蝶形运算，由于一个基4蝶形运算单元中，旋转因子实部和虚部的绝对值总是不大于1的，故乘法运算不会引起输出数据位数的增加，而输入数据的加减也最多只有两次进位，所以蝶形运算单元的输出用n+2位即可，指数产生模块对蝶形运算单元输出数据的最高3位进行检测，找出每一级应该共享的最大指数，然后反馈给控制移位模块，在下一级读出时进行移位处理，重复上次运算过程，直到完成整个FFT/IFFT运算。

上述方案中，所述蝶形运算单元采用的块浮点算法，具体包括以下步骤：

步骤1：输入的n位数据通过符号位扩展为n+2位，写入RAM；

步骤2：移位模块根据产生指数模块反馈的指数信息判断取出相应的n位进行蝶形运算；

步骤3：蝶形运算单元的计算输出扩展两位，用n+2位防止了运算的溢出。产生指数模块对蝶形运算单元输出数据的最高3位进行检测，找出每一级应该共享的最大指数，然后反馈给移位模块。

上述方案中，所述地址产生模块采用并行无冲突地址产生方法，具体包括：对于4个数据并行处理的结构要保证每次读出的4个数据分别存储在不同的RAM中，否则，在并行读数时会产生冲突；因此，数据开始输入系统时不能依次存储；该处理器中的地址采用二维地址，即块地址和点地址，由蝶形运算单元的抽取方式不难发现，无论抽取间隔是多少，每相邻的四个数，总是同时被读出，可视为一组，需要同时读出的组要放在不同的子存储体中，根据以上原则可以找出块地址和点地址的产生规律。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、本发明提供的FFT/IFFT处理器，可广泛适用于802.11n等无线通信系统中，实现高精度的FFT和IFFT变换。

2、本发明提供的FFT/IFFT处理器，采用改进的基4蝶形结构，分时复用实现基4和基2混合基运算，通过增加选择器进行改进，有效的节省了资源，增强了设计点数的可配置性。

3、本发明提供的FFT/IFFT处理器，采用块浮点算法，使运算的精度得到了改善，通过简单的控制获得精度的提高。

4、本发明提供的FFT/IFFT处理器，对数据流的缓存利用RAM的乒乓结构有效地实现对连续流的处理，不仅能够实现64点和128点的FFT运算，通过端口的简单配置实现IFFT运算，位宽根据实际系统要求任意配置，实现针对特定系统应用场景的不同硬件开销。

5、本发明提供的FFT/IFFT处理器，可广泛应用在无线通信系统中，具备资源少，精度高、吞吐率高、并可根据系统要求任意配置位宽等特点。

附图说明

图1是本发明提供的FFT/IFFT处理器的结构示意图；

图2是本发明提供的FFT/IFFT处理器中蝶形运算单元的结构示意图；

图3是本发明提供的FFT/IFFT处理器中输入输出RAM乒乓结构的示意图；

图4是本发明提供的FFT/IFFT处理器中输入输出RAM乒乓结构的时序图；

图5是本发明提供的FFT/IFFT处理器中块浮点算法实现的结构示意图；

图6是本发明提供的FFT/IFFT处理器中并行地址产生的示意图；

图7是本发明提供的FFT/IFFT处理器中MATLAB的仿真图；

图8是本发明提供的FFT/IFFT处理器中FFT/IFFT处理器的版图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明提供的FFT/IFFT处理器，采用单蝶形4路并行处理，能实现64点和128点的FFT/IFFT变换，位宽可根据系统要求任意配置，测试结果表明了设计的正确性，速度、吞吐率满足802.11n系统的要求。运算单元采用一种改进的基4蝶形结构，分时复用实现基4和基2混合基运算，与传统的4路并行方法相比，需要更少的硬件资源。采用了块浮点算法提高数据运算的精度。对数据流的缓存利用RAM的乒乓结构有效地实现对连续流的处理。能够实现64点和128点的FFT运算，通过端口的简单配置实现IFFT运算，位宽也可以根据实际系统要求任意配置。本设计在SMIC 0.13um CMOS工艺下综合面积为0.49mm2。最高工作频率为240MHz，此时功耗为111mW。完成64点FFT/IFFT运算只需63个时钟周期，完成128点FFT/IFFT运算只需144个时钟周期。

本发明的主要贡献是采用了双乒乓RAM结构、改进的蝶形运算单元、混合基运算和块浮点算法，很好的解决了连续流的实时处理、传统的FFT/IFFT处理器资源大、精度低以及运算时间过长等问题，可直接使用于802.11a/n的OFDM系统。

下面详细介绍混合基FFT/IFFT算法。

对于N点有限长序列，其FFT为：

$X\left(k\right)=\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}x\left(n\right)W_N^{\mathrm{nk}}(k=\mathrm{0,1},\·\·\·,N-1)---\left(1\right)$

设计中点数N＝128，有N＝r2×r1＝64×2

公式中的n(n＜N)用下面的公式表达：

$n=64n_1+n_0,\left\{\begin{array}{c}{n}_1=\mathrm{0,1}\\ n_0=\mathrm{0,1},\·\·\·,63\end{array}\right.---\left(2\right)$

频率变量k(k＜N)用下式表达：

$k=2k_1+k_0,\left\{\begin{array}{c}{k}_0=\mathrm{0,1}\\ k_1=\mathrm{0,1},\·\·\·,63\end{array}\right.---\left(3\right)$

将式(2)和式(3)代入式(1)得到：

$X(2K_1+k_0)$

$=\underset{n_0=0}{\overset{63}{\mathrm{\Σ}}}\underset{n_1=0}{\overset{1}{\mathrm{\Σ}}}x(64n_1+n_0)W_{128}^{(64n_1+n_0)(2k_1+k_0)}$

由上式可知：128点FFT可以分解为64点FFT和2点FFT，因此，可以设计出一个同时支持64和128点的FFT处理器。

N点有限长序列的IFFT公式为：

$x\left(n\right)=\mathrm{IFFT}\left[X\left(k\right)\right]=\frac{1}{N}\underset{k=0}{\overset{N-1}{\mathrm{\Σ}}}X\left(k\right)W_N^{-\mathrm{nk}}---\left(5\right)$

对式(5)取共轭有：

$x^{*}\left(n\right)=\frac{1}{N}\underset{k=0}{\overset{N-1}{\mathrm{\Σ}}}{X}^{*}\left(k\right)W_N^{\mathrm{nk}}---\left(6\right)$

得到：

$x\left(n\right)=\frac{1}{N}{\left[\underset{k=0}{\overset{N-1}{\mathrm{\Σ}}}{X}^{*}\left(k\right)W_N^{\mathrm{nk}}\right]}^{*}$

$=\frac{1}{N}{\left\{\mathrm{FFT}\right[X^{*}\left(k\right)\left]\right\}}^{*}$

上式说明：只需先将X(k)取共轭，就可以直接利用FFT模块实现IFFT运算，最后再将运算结果取共轭，并除以N。

以下以128点FFT/IFFT的具体设计为例，参照附图，对本发明进一步详细说明。传统的128点FFT运算大多采用基2运算，需要的级数较多，计算时间可很长，很难满足吞吐率要求较高的系统中。本发明采用混合基运算，三级基4运算和一级基2运算就可以实现128点的FFT运算，而且采用四路数据并行计算，大大减少了计算时间，提高了吞吐率。

本发明可直接应用于802.11n系统中，也可以作为通用的FFT/IFFT处理器。它的整体结构如图1所示，包括RAM、地址产生模块、顺序调整模块、控制移位模块、指数产生模块和蝶形运算单元。各个模块的具体设计如下：

1)、乒乓结构RAM的设计

为了实现对数据的连续流处理，输入输出均采用了乒乓结构。RAM1和RAM2完成对输入数据的乒乓缓冲存储，输入数据首先写入RAM1，写满后，开始写入RAM2，同时从RAM1中读出数据计算，计算的结果按照原位运算规则再写回相应的地址，直到最后一级计算完成后，这时的计算结果要写入RAM3，写完之后，从RAM3中读出计算输出，同时从RAM2中读出数据进入蝶形运算单元计算，计算的结果存回RAM2，到最后一级计算完成后结果写入RAM4，之后从RAM4中读出计算输出。输入的连续流数据由RAM1和RAM2乒乓缓冲，RAM3和RAM4实现乒乓连续输出。实现了连续流的数据处理，满足了高吞吐率的要求。

2)、蝶形运算单元的设计

由于设计同时要实现64和128点，64采用三级基4运算，而128点需要三级基4和一级基2运算。一级基4单元包括两级基2单元，因此可以实现基4运算和基2运算共享一个基4单元，这样节省了资源，由于本设计采用的是DIT(Decimation-In-Time)法，输入顺序，输出倒序，所以对蝶形运算单元进行了改进。通过选择器控制蝶形运算单元完成基4或是基2运算。选择器选择控制为1时，数据从A、B、C、D进入，经过第一级基2运算和第二级基2运算，完成基4运算；选择器选择控制为0时，数据直接经过第二级基2运算，完成基2运算。复数乘法器通过公式转换用3个实数乘法器和5个实数加法器，在硬件实现上，乘法器的资源远大于加法器，通过以上变换节省了一定的硬件开销。

3)、块浮点实现

FFT的运算数据可分为浮点、块浮点和定点3种类型。定点数运算实现简单、速度快，但动态范围小运算精度也不高。浮点FFT需要将输入转换成由符号位、指数位和尾数位组成的浮点表示形式。只要指数位数足够大，浮点FFT计算是不会溢出的，且运算精度高。但其主要缺点是电路实现复杂且速度较慢。块浮点表示法兼有定点和浮点的某些优点，在一个数据块上实现浮点，一组数据共享一个指数。在对数据块执行加法和乘法运算时，仅对尾数进行加法和乘法运算即可，与定点运算一样方便快速。

设计采用块浮点，输入的n位数据通过符号位扩展为n+2位，写入RAM，读出后经过移位模块判断取出相应的n位进行蝶形运算，由于一个基4蝶形运算单元中，旋转因子实部和虚部的绝对值总是不大于1的，故乘法运算不会引起输出数据位数的增加，而输入数据的加减也最多只有两次进位，所以蝶形运算单元的输出用n+2位即可，指数产生模块对蝶形运算单元输出数据的最高3位进行检测，找出每一级应该共享的最大指数，然后反馈给移位模块，在下一级读出时进行移位处理，重复上次运算过程，直到完成整个FFT/IFFT运算。

块浮点FFT算法以定点运算的速度达到了浮点运算的精度，兼有两者的优点，且耗费资源与定点运算相当，是一种实用的算法。

4)、地址产生模块设计

设计中用四组32块RAM来存储输入数据及中间运算结果，采用的RAM为双端口，每次只能对一个数据进行读写操作，对于4个数据并行处理的结构就要保证每次读出的4个数据分别存储在不同的RAM中，否则，在并行读数时会产生冲突。因此，数据开始输入系统时不能依次存储，否则，(0、4、8、12)存在同一块RAM里，当做为一组读出时，就产生了地址冲突。本设计中的地址采用二维地址，即块地址和点地址。对于64点FFT，第一级运算中蝶形运算的抽取间隔为16，第二级抽取间隔为4，第三级抽取间隔为1。由蝶形运算单元的抽取方式不难发现，无论抽取间隔是多少，每相邻的四个数，即(0、1、2、3)，(4、5、6、7)，...，总是同时被读出，可视为一组，需要同时读出的组要放在不同的子存储体中。数据所存入的子存储体做为块地址，存储体内数据的地址作为点地址，根据以上分组的思想不难找出块地址的产生规律。

本发明经过了FPGA验证，并通过MATLAB产生随机数，经过本装置和MATLAB中fft函数计算结果对比，进行信噪比仿真如图7所示。图中对比了定点运算和块浮点运算的精度。可以明显看出块浮点的运算精度高于定点运算的。由于定点运算为了防止溢出，采用了逐级除4定标法即截2位，每级运算都存在截断误差，而块浮点会进行动态判断需要截的位数。

本发明采用Verilog语言编码，Modelsim完成功能仿真，Synopsys Design Complier在SMIC 0.13um CMOS工艺库下完成逻辑综合，Synopsys Astro完成布局布线。芯片面积为：0.49mm2。版图如图8。

表1示出了现有FFT/IFFT设计参数对比

文献索引

[1]Liu G H，Feng Q Y.ASIC Design of Low-power Reconfigurable FFT Processor[C].ASICON’07，7th，IEEE，2007.

[2]PENG Yong-jun.A parallel architecture for VLSI implementation of FFT processor[C].IEEE，2003.

[3]Yu-Wei Lin，Chen-Yi Lee.Design of an FFT/IFFT Processor for MIMO OFDM Systems[J].IEEE，2007.

[4]Alfonso Troy.Low-Power VLSI Implementation of the Inner Receiver for OFDM-Based WLAN Systems[J].IEEE，2008，55(2)：672-686.

[5]Chin-Long Wey，Shin-Yo Lin.A Low-Cost Continuous-Flow FFT Processor for UWB Applications[C].IEEE，2008.

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于802.11n的FFT/IFFT处理器，其特征在于，包括RAM、地址产生模块、顺序调整模块、控制移位模块、指数产生模块和蝶形运算单元，其中，该处理器采用双乒乓结构RAM，用于实现数据流的缓存；地址产生模块用于产生向RAM写入数据和从RAM读出数据的地址；顺序调整模块用于对RAM中的数据进行选择，并进行顺序调整；控制移位模块，每一级共享一个指数；指数产生模块用于根据蝶形运算单元的计算结果，产生每一级运算后的最大指数；蝶形运算单元采用块浮点算法，完成基4或是基2运算。

2.根据权利要求1所述的基于802.11n的FFT/IFFT处理器，其特征在于，所述该处理器采用的双乒乓结构RAM，一共需要32个RAM，由于采用4路并行运算，实部和虚部分开存储，每路需要8个RAM，为了实现对连续流输入可连续流输出，在输入端和输出端均采用乒乓结构，即双乒乓结构RAM，32个RAM被分为4组，即RAM1、RAM2、RAM3和RAM4，RAM1和RAM2完成对输入数据的乒乓缓冲存储，RAM3和RAM4完成对输出数据的乒乓缓冲存储，输入数据首先写入RAM1，写满后，开始写入RAM2，同时从RAM1中读出数据计算，计算的结果按照原位运算规则再写回相应的地址，实现RAM的复用，直到完成整个运算。

3.根据权利要求1所述的基于802.11n的FFT/IFFT处理器，其特征在于，所述蝶形运算单元采用改进的基4单元，通过选择器控制蝶形运算单元完成基4或是基2运算；选择器选择控制为1时，数据从A、B、C、D进入，经过第一级基2运算和第二级基2运算，完成基4运算；选择器选择控制为0时，数据直接经过第二级基2运算，完成基2运算。

4.根据权利要求3所述的基于802.11n的FFT/IFFT处理器，其特征在于，所述蝶形运算单元采用加法器和乘法器实现基4蝶形运算单元，复数乘法器通过公式转换用3个实数乘法器和5个实数加法器，实现复数乘法，具体包括：

(a+jb)×(c+jd)＝(ac-bd)+j(ad+bc)，需要四个实数乘法器和两个实数加法器，对上述公式进行转换：

(a+jb)×(c+jd)＝((c-d)a+(a-b)d)+j((a-b)d+(c+d)b)，需要三个实数乘法器和五个实数加法器。

5.根据权利要求1所述的基于802.11n的FFT/IFFT处理器，其特征在于，所述蝶形运算单元采用的块浮点算法，输入的n位数据通过符号位扩展为n+2位防止了计算的溢出，写入RAM读出后经过移位模块判断取出相应的n位进行蝶形运算，由于一个基4蝶形运算单元中，旋转因子实部和虚部的绝对值总是不大于1的，故乘法运算不会引起输出数据位数的增加，而输入数据的加减也最多只有两次进位，所以蝶形运算单元的输出用n+2位即可，指数产生模块对蝶形运算单元输出数据的最高3位进行检测，找出每一级应该共享的最大指数，然后反馈给控制移位模块，在下一级读出时进行移位处理，重复上次运算过程，直到完成整个FFT/IFFT运算。

6.根据权利要求1所述的基于802.11n的FFT/IFFT处理器，其特征在于，所述蝶形运算单元采用的块浮点算法，具体包括以下步骤：

步骤1：输入的n位数据通过符号位扩展为n+2位，写入RAM；

步骤2：移位模块根据产生指数模块反馈的指数信息判断取出相应的n位进行蝶形运算；

步骤3：蝶形运算单元的计算输出扩展两位，用n+2位防止了运算的溢出。产生指数模块对蝶形运算单元输出数据的最高3位进行检测，找出每一级应该共享的最大指数，然后反馈给移位模块。

7.根据权利要求1所述的基于802.11n的FFT/IFFT处理器，其特征在于，所述地址产生模块采用并行无冲突地址产生方法，具体包括：

对于4个数据并行处理的结构要保证每次读出的4个数据分别存储在不同的RAM中，否则，在并行读数时会产生冲突；因此，数据开始输入系统时不能依次存储；该处理器中的地址采用二维地址，即块地址和点地址，由蝶形运算单元的抽取方式不难发现，无论抽取间隔是多少，每相邻的四个数，总是同时被读出，可视为一组，需要同时读出的组要放在不同的子存储体中，根据以上原则可以找出块地址和点地址的产生规律。

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