CN117312733A - 一种动态调整计算速度的fft实现方法 - Google Patents
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Abstract
本发明公开了一种动态调整计算速度的FFT实现方法，属于数字处理技术领域；本发明通过系统总线接口将待计算的数据按地址加载到FFT内部缓存中，在加载数据的过程中，根据FFT蝶形运算单元类型基‑2、基‑4和基‑8，由地址映射单元对输入数据的地址进行调整，数据缓存完成后，由蝶形运算模块启动FFT运算，通道控制模块根据系统乘法器阵列中空闲乘法器的数量，配置蝶形运算模块的并行通道数；本发明根据系统空闲乘法器数量，动态改变并行计算的通道数，能够有效的利用系统的乘法器资源，提高乘法器使用效率，避免造成乘法器资源的浪费。
Description
技术领域
本发明涉及数字处理技术领域，更具体地说，它涉及一种动态调整计算速度的FFT实现方法。
背景技术
传统FFT实现结构通常使用固定数量的乘法器和SRAM(Static Random-AccessMemory，静态随机存储器)资源，无法针对系统资源使用情况进行动态调整。当系统内处于空闲状态的乘法器较多时，该FFT结构无法调用更多的乘法器加速运算，造成FFT的计算延迟无法缩减，当系统内其他处理模块运算量较大时，而此时FFT处于空闲状态，由于其他模块无法调用FFT内部的乘法器以实现加速运算，这会造成乘法器资源的浪费。
发明内容
针对现有技术存在的不足，本发明的目的在于提供一种动态调整计算速度的FFT实现方法，用于解决上述技术问题。
本发明的目的可以通过以下技术方案实现：
一种动态调整计算速度的FFT实现方法，包括如下步骤：
步骤一：SOC将N点待计算的原始数据，根据地址映射单元的地址映射规则，通过系统总线接口写入FFT内部缓存中，以N＝4096点FFT为例，地址信号的位宽为12位，地址映射规则如图2所示；FFT内部缓存分为M个块存储器；
步骤二：通道控制模块查询系统乘法器阵列中处于空闲状态的乘法器数量K，若K为0，则进入等待状态，若K大于1，则配置蝶形运算模块的并行计算通道数为K，0＜K≤M；
步骤三：通过蝶形运算模块启动一阶FFT运算，蝶形运算模块分为M个蝶形运算单元，蝶形运算单元0，1，…，K-1分别从FFT内部缓存的块存储器SRAM0，SRAM1，...，SRAM K-1中读取数据进行蝶形运算，计算完成后，将数据写回原地址，进入步骤四；
步骤四：若K＝M，则表示本阶FFT计算已经完成，若K≤M/2，则蝶形运算单元K，K+1，…，2·K-1启动计算，若M/2＜K＜M，则蝶形运算单元K，K+1，…，M启动计算，直到块存储器SRAM M-1中的数据完成计算，表示本阶计算完成，进入步骤五；
步骤五：对已经计算完成的阶数进行计数，得到num_done，并与FFT计算所需要的总阶数num_stage进行对比判断，以FFT点数N＝4096点为例，当选择基-2蝶形运算单元时，所需要计算的阶数为num_stage＝log2(N)＝12，当选择基-4蝶形运算单元时，所需要计算的阶数为num_stage＝log4(N)＝6，当选择基-8蝶形运算单元时，所需要计算的阶数为num_stage＝log8(N)＝4，若num_done＝num_stage，则表示本次FFT计算已经完成，否则进入步骤二，进行下一阶运算，直到所有阶数的运算都已经完成。
一种可动态调整计算速度的FFT实现结构，包括总线接口、地址映射单元、FFT内部缓存、蝶形运算模块、通道控制模块以及系统乘法器阵列；
SOC(System on Chip，片上系统)通过系统总线接口将待计算的数据按地址加载到FFT内部缓存中，在加载数据的过程中，根据FFT蝶形运算单元类型基-2、基-4和基-8，由地址映射单元对输入数据的地址进行调整，数据缓存完成后，由蝶形运算模块启动FFT运算，通道控制模块根据系统乘法器阵列中空闲乘法器的数量，配置蝶形运算模块的并行通道数。
与现有方案相比，本发明的有益效果：
本发明根据系统空闲乘法器数量，动态改变并行计算的通道数，能够有效的利用系统的乘法器资源，提高乘法器使用效率，避免造成乘法器资源的浪费。
附图说明
图1为本发明中一种可动态调整计算速度的FFT实现结构图。
图2为地址映射规则图。
图3为FFT单阶计算处理流程图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。本发明的实施例是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显而易见的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。
实施例1
参照图1-图3所示，本发明为一种动态调整计算速度的FFT实现方法，包括如下步骤：
步骤一：SOC将N点待计算的原始数据，根据地址映射单元的地址映射规则，通过系统总线接口写入FFT内部缓存中，以N＝4096点FFT为例，地址信号的位宽为12位，地址映射规则如图2所示；FFT内部缓存分为M个块存储器；
步骤二：通道控制模块查询系统乘法器阵列中处于空闲状态的乘法器数量K，若K为0，则进入等待状态，若K大于1，则配置蝶形运算模块的并行计算通道数为K，0＜K≤M；
步骤三：通过蝶形运算模块启动一阶FFT运算，蝶形运算模块分为M个蝶形运算单元，蝶形运算单元0，1，…，K-1分别从FFT内部缓存的块存储器SRAM0，SRAM1，...，SRAM K-1中读取数据进行蝶形运算，计算完成后，将数据写回原地址，进入步骤四；
步骤四：若K＝M，则表示本阶FFT计算已经完成，若K≤M/2，则蝶形运算单元K，K+1，...，2·K-1启动计算，若M/2＜K＜M，则蝶形运算单元K，K+1，...，M启动计算，直到块存储器SRAM M-1中的数据完成计算，表示本阶计算完成，进入步骤五；
步骤五：对已经计算完成的阶数进行计数，得到num_done，并与FFT计算所需要的总阶数num_stage进行对比判断，以FFT点数N＝4096点为例，当选择基-2蝶形运算单元时，所需要计算的阶数为num_stage＝log2(N)＝12，当选择基-4蝶形运算单元时，所需要计算的阶数为num_stage＝log4(N)＝6，当选择基-8蝶形运算单元时，所需要计算的阶数为num_stage＝log8(N)＝4，若num_done＝num_stage，则表示本次FFT计算已经完成，否则进入步骤二，进行下一阶运算，直到所有阶数的运算都已经完成。
参阅图1，一种可动态调整计算速度的FFT实现结构包括系统总线接口、地址映射单元、FFT内部缓存、蝶形运算模块、通道控制模块以及系统乘法器阵列；
SOC(System on Chip，片上系统)通过系统总线接口将待计算的数据按地址加载到FFT内部缓存中，在加载数据的过程中，根据FFT蝶形运算单元类型基-2、基-4和基-8，由地址映射单元对输入数据的地址进行调整，数据缓存完成后，由蝶形运算模块启动FFT运算，通道控制模块根据系统乘法器阵列中空闲乘法器的数量，配置蝶形运算模块的并行通道数。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”“相连”“连接”等应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
以上对本发明的一个实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明申请范围所作的均等变化与改进等，均应仍归属于本发明的专利涵盖范围之内。
Claims (1)
1.一种动态调整计算速度的FFT实现方法，其特征在于，包括如下步骤：
步骤一：SOC将N点待计算的原始数据，根据地址映射单元的地址映射规则，通过系统总线接口写入FFT内部缓存中；FFT内部缓存分为M个块存储器；
步骤二：通道控制模块查询系统乘法器阵列中处于空闲状态的乘法器数量K，若K为0，则进入等待状态，若K大于1，则配置蝶形运算模块的并行计算通道数为K，0＜K≤M；
步骤三：通过蝶形运算模块启动一阶FFT运算，蝶形运算模块分为M个蝶形运算单元，蝶形运算单元0，1，...，K-1分别从FFT内部缓存的块存储器SRAM0，SRAM1，…，SRAM K-1中读取数据进行蝶形运算，计算完成后，将数据写回原地址，进入步骤四；
步骤四：若K＝M，则表示本阶FFT计算已经完成，若K≤M/2，则蝶形运算单元K，K+1，…，2·K-1启动计算，若M/2＜K＜M，则蝶形运算单元K，K+1，…，M启动计算，直到块存储器SRAMM-1中的数据完成计算，表示本阶计算完成，进入步骤五；
步骤五：对已经计算完成的阶数进行计数，得到num_done，并与FFT计算所需要的总阶数num_stage进行对比判断，当选择基-2蝶形运算单元时，所需要计算的阶数为num_stage＝log2(N)，当选择基-4蝶形运算单元时，所需要计算的阶数为num_stage＝log4(N)，当选择基-8蝶形运算单元时，所需要计算的阶数为num_stage＝log8(N)，若num_done＝num_stage，则表示本次FFT计算已经完成，否则进入步骤二，进行下一阶运算，直到所有阶数的运算都已经完成。
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